基于CPCI总线的通用FPGA信号处理板的设计

基于CPCI总线的通用FPGA信号处理板的设计

 随着雷达信号处理技术的不断发展以及现代国防对雷达技术的需求，系统对雷达信号处理的要求也越来越高，需要实时处理更加庞大的数据。先进的雷达信号处理设备不仅要求性能高、功能多样化，而且要求信号处理设备的研制、装备周期短，能保持与国际先进水平同步发展。因此有必要发展一种可重构、可扩展的通用信号处理系统，能将雷达信号处理模块化、标准化、通用化。这样，一方面可以通过硬件扩展来适应信号处理规模的变化，另一方面可以通过灵活的软件编程来实现各种信号方式和各种复杂算法。FPGA在雷达信号处理中比DSP更具有优势，主要体现在以下几点：(1)专用设计的硬件电路实现数字信号处理算法可以最大限度地利用其并行性，可以达到比采用DSP处理器串行运算高得多的运算性能，实时性更强；(2)一些新型的FPGA可以实现大量的片内RAM，可以在传统的DSP系统不能达到的高数据率下实现数据的传输和存储等操作；(3)功耗更低。文中采用Ahera公司最新、具有最佳性能、最大密度和最低功耗的高端FPGA StratixⅢ设计了基于CPCI总线的通用FPGA信号处理板，并在某雷达系统中进行了实际应用。

1 系统实现
    系统可以同时对8路模拟信号进行处理，也可以同时对8路数字信号进行处理，两种工作模式通过外部控制信号来进行自适应选择，系统框图，如图1所示。

    选用Altera公司65 nm工艺的高端FGPA产品StratixⅢ系列的EP3SE1 10F1 152C4，StratixⅢ在功耗、性能、易用性和成本等4大方面均有改善，其中可编程功耗技术能够在大幅降低功耗的同时达到高性能要求。与前一代90 nm工艺的Stratix II器件相比，硬件体系结构提升和Quartus II软件改进使StratixⅢ功耗降低了50％，同时性能提高25％，密度则是前者的两倍。每一片EP3SE110F1 152C4同时对两路信号进行实时处理，它内含448个18×18的定点硬件乘法器，85 200个自适应逻辑单元，以及8 MB的内嵌RAM，如此丰富的硬件资源使得利用FPGA来实现雷达信号处理成为了可能，系统硬件总体结构，如图2所示。

    8路模拟信号通过8路A／D送到FPGA，8路数字信号通过CPCI接口送到FPGA进行信号处理，控制信号通过CPCI接口送到FPGA。信号处理的结果通过PCI9054送到CPCI接口，直接在计算机上对数据进行分析和处理，通过CPCI接口把数据送到后端进行信号处理，同时通过两路D／A观察和分析。

2 通用FPGA信号处理板的在某雷达系统中的应用
2．1 通用信号处理板实现数字下变频
    数字下变频是雷达信号处理中的关键技术之一，通常采用低通滤波法来实现数字下变频，低通滤波法包括正交插值、低通滤波和抽样3个部分。数字下变频的算法框图，如图3所示。模拟信号经过A／D正交采样后分别与余弦模块和正弦模块进行点乘，实现正交变换，然后I、Q两路数据各自经过低通滤波器，最后抽样输出。

    图4为数字下变频算法的FPGA实现框图，主要分为3模块：数据转换模块、FIR模块和抽样模块，其中数据转换模块实现乘法运算，当外部数据进来时根据不同时刻输出不同的数据，主要包括原值、原值取反和0。

    输入时宽带宽积为1 028的线性调频信号，系统实测I路Q路波形，如图5所示。

2．2 通用FPGA信号处理板实现大时宽带宽积数字脉冲压缩
    数字脉冲压缩(Digital Pulse Compression，DPC)处理是指对雷达接收机接收的雷达回波经过A／D采样后，对数字信号进行脉冲压缩处理。数字脉冲压缩的实现可分为两种：时域法和频域法。时域处理是指雷达回波序列x(n)与匹配滤波器的系数h(n)做卷积运算。此时匹配滤波器的输出为
   

    参与脉冲压缩的信号和匹配参数都是复数，因而时域处理是一个复数卷积过程，卷积过程也就是乘一累加(Multiply-Accmulate，MAC)的过程。
    对于脉冲压缩系统而言，通常需要处理线性调频信号、非线性调频信号。对线性调频和非线性调频信号，其匹配滤波器系数均可设计成对称形式，通过使用对称结构的FIR滤波器结构，在数据和系数相乘之前，完成数据的相加，乘法的运算量减少N／2次，大大节省了乘法器资源。结构框图，如图6所示。

    由于FPGA中乘法器资源非常宝贵，为了提高乘法器资源的利用率，采用时分复用的方法，考虑只用一个乘法器，对其进行时分复用。在不需要较高采样速率的系统中，这种结构可以做到实用高的性价比。在设计滤波器时，根据实际情况灵活地选择乘法器的复用次数Ⅳ和采样频率。从上次加法运算结束到这次加法运算开始的时间间隔内，乘法器应完成N次乘法运算，也就是实现了一次卷积运算，这样就只需要一个乘法器，其时序关系，如图7所示。

    时分复用结构框图，如图8所示。

    根据FPGA的速度等级和数据的采样频率，选择乘法器的复用次数为40。利用StratixⅢ的专用增强型锁相环(Enhanced PLL)的倍频功能，生成一个40倍采样频率的时钟作为乘法器的时钟，使乘法器在一个稳定的数据周期内完成40次乘法运算。每40阶作为一个乘累加单元，分别处理，最后对各单元结果求和。每个单元使用两个40选1的选择器，一个选择参与运算的数据，另一个选择参与运算的相应匹配系数，数据和系数同时送到乘法器内，完成运算后，送到累加器中，每完成40次乘法，锁存累加结果yk(n)，各级的yk(n)相加，得到最终的脉压结果y(n)。通过时分复用技术，乘法器的数量只需原来的1／40。

输入时宽带宽积为1 028的线性调频信号，系统实测脉压实部虚部以及模值，如图9所示。

    把实测数据导人Matlab进行分析，得到主副比为-42．38 dB，满足了系统的要求，如图10所示。

    通用信号处理板实物图，如图11所示。

3 结束语
    文中设计的基于CPCI总线的通用FPGA信号处理板，具有庞大的数据处理能力和高实时性，在实际应用中实现了数字下变频，大时宽带宽积数字脉冲压缩等功能。不用过多考虑硬件设计问题，只要根据通用信号处理板上的资源情况，将设计任务合理地配置到板上各处理单元中，就可提高系统的可靠性，缩短设计周期。这对于数据处理要求高、实时性强、数据量大、处理算法复杂多变的雷达信号处理系统，有着重要的实际意义。