ADC08D1000的控制 - A/D转换芯片ADC08D1000特性介绍

　3 ADC08D1000的控制

　　3.1 普通控制

　　普通控制方式主要是对对应管脚的电平设置，主要有CAL，CALDLY，FSR，OUTEDGE，OUTV，PD和PDQ等方式。以双边沿采样、650 mV(峰峰值)、低边沿SDR非低功耗模式为例，用VHDL语言对其进行配置。为了保证采样精度，考虑到实际应用中的发热及环境变化等因素，采用初始化延时的方法，利用芯片本身的自校准功能予以解决，普通模式下的程序如下：

　　3.2 扩展控制

　　3.2.1 控制字格式

　　当FSR/ECE脚连接到1/2 VA或者悬空时，进入扩展控制模式。扩展控制接口包括3个管脚：SCLK，SDATA，SCS，用来配置8个只写寄存器。

　　SCS：当写一个寄存器时，此脚应置低。

　　SCLK：最大为100 MHz，在上升沿写数据。

　　SDATA：写每个寄存器需要32位数据，包括头、地址和寄存器值。从最高位开始移入，格式为000000000001(头12位)+4位地址+16位数据。地址和值的含义请见寄存器描述部分。写各寄存器时不用间断，可以在第33个脉冲时继续写下一个寄存器。

　　3.2.2 寄存器描述

　　用于扩展控制的寄存器共有8个，分别描述如下：

　　(1)配置寄存器(地址1h)

　　位15：必须为“1”。

　　位14：必须为“0”。

　　位13：必须为“1”。

　　位12：DCS，占空比稳定器。当该位置“1”时，一种占空比稳定电路应用到CLK上，使输入时钟更稳定。默认为“1”。

　　位11：DCP，DDR时钟相位。此位只有在DDR模式下才有效。当本位为“0”时，DCLK的边沿与数据的边沿同相;当本位为“1”时，DCLK的边沿与数据的边沿同差180°(在数据的中间)，默认为“O”。

　　位10：Nde，DDR使能。当此位为“0”时，为DDR模式。此时输出数据在DCLK的上升沿和下降沿输出。当此位为“1”时，为SDR模式，默认为“0”。

　　位9：OV，输出电压。此位决定LVDS输出电压(峰峰值)的幅度，置“1”时，为600 mV，置“0”时，为450 mV，默认为“1”。

　　位8：OE，输出边沿。此位决定在SDR模式下数据的输出边沿。置“1”时，输出数据在DCLK+的上升沿变化;置“0”时，输出数据在DCLK+的下降沿变化;

　　默认为“0”。

　　位7：0，必须为“1”。

　　(2)I通道偏置(地址2h)

　　位15：8，偏置值：I通道的输入偏置值;00h为0偏置，FF为45 mV;步进为0.176 mV;默认为00h位7：符号位。“0”为正偏置，“1”为负偏置，默认为“0”。

　　位6：0，必须为“1”。

　　(3)I通道满量程电压调整(地址3h)

　　位15：7，满量程电压调整值，满量程电压随此值(峰峰值)单调线性变化。

　　0000 0000 0 560 mV

　　1000 0000 0 700 mV

　　1111 1111 1 840 mV

　　默认值为1000 0000 0;

　　位6：0，必须为“1”。

　　(4)Q通道偏置(地址Ah)

　　与I通道偏置定义相同。

　　(5)Q通道满量程电压调整(地址Bh)

　　与I通道满量程电压调整定义相同。

　　(6)DES使能(地址Dh)

　　位15：DES使能：置“1”配置双边沿采样模式。置“0”配置单边沿采样模式。默认为“0”。

　　位14：自动时钟相位控制。置“1”时打开自动时钟相位控制，此时，DES粗调和微调失效。一个相位检测电路被用来保证I路和Q路的采样边沿相差180°。置“O”时关闭自动时钟相位控制，I路和Q路的采样边沿相位差由DES粗调和微调值来设定，默认为“0”。

　　位13：0，必须为“1”。

　　(7)DES粗调(地址Eh)

　　位15：输入选择，置“0”时I路用于双边沿采样，置“1”时Q路用于双边沿采样。默认为“0”。

　　位14：调整方向选择，置“0”时，I路滞后于Q路;

　　置“1”时，Q路滞后于I路。默认为“0”。

　　位13：11：粗调幅度，步进为20 ps。默认为“000”。

　　位10：0：必须为“1”。

　　(8)DES微调(地址Fh)

　　位15：7，微调幅度。步进为0.1 ps。默认为00h。

　　位6：0，必须为“1”。

　　以双边沿采样、650 mV(峰峰值)、低边沿SDR非低功耗模式为例，用VHDL语言配置如下：

　　4 结 语

　　ADC08D1000在满足超高速采样的情况下各种性能都有很好的表现。采样精度高，出错概率小，功耗较低，正常运行下功耗不超过1.6 W，低功耗模式下不超过20 mW。工作模式灵活，可以根据需要配置成多种工作方式。