Slave SelectMap 模式的配置流程 - 基于SD卡的Virtex FPGA 配置方案

2.3.2 Slave SelectMap 模式的配置流程

　　Slave SelectMap 模式下提供时钟的是外部器件，本方案中的时钟信号是CCLK 使用 ARM 芯片的通用IO 进行模拟。同时，该模式下数据管脚有8 个，因此在每个CCLK 的上 升沿，FPGA 可以读入1 个字节的数据。需要注意的是这1 字节的最高位是D0，而不是一 般微处理器默认的D7，在电路板布线和编写配置程序时应给予相应改变。

　　配置过程的具体流程如图2 所示。

　　

 

　　接收完配置数据后，DONE 管脚会被拉高。但这并不是表示配置过程已经结束，系统仍 需要时钟来进行后续的上电启动工作。为保证上电配置过程的正确进行，最好的办法是将配 置文件中的所有数据写入FPGA 中之后，然后继续输出CCLK 信号，直到DONE 管脚被拉 高。之后，再输出8 个周期的CCLK，保证配置能正常完成。

　　根据上述流程，配置程序的主要函数的伪码如下。

　　1.初始化函数SelectMAP_Init，在其它函数之前运行。

　　SelectMAP_Init(){

　　将ARM 通用IO 设置为对应的SelectMap 管脚信号;

　　设置 PROGRAM#，CS#和WRITE#管脚为低电平;

　　延时至少300ns;

　　设置 PROGRAM#为高电平;

　　循环检查INIT#是否变为高电平;

　　}

　　2.发送数据的函数SendData_Byte，发送1 字节的数据。

　　SendData(uint8 data){

　　拉低CCLK;

　　将 D0~D7 电平设置为与data 对应的状态;

　　拉高 CCLK;

　　}

　　3.发送数据的函数SendData_Sector，发送SD 卡中1 个扇区的数据。

　　void SendData_Sector(uint8 * data){

　　声明计数器，并将初始值设为0;

　　调用 SendData_Byte 发送1 个字节的数据，计数器加1;

　　检查 BUSY 管脚的状态，等待其变为低电平;

　　检查计数器是否到达规定的数据块大小，达到时函数返回，未到达时继续发送数据;

　　}

　　2.3.3 配置文件的格式

　　FPGA 支持将配置文件生成为几种不同的格式，但在本方案中不是所有格式都可以使用 的。一般最常用的格式是.BIN 和.BIT 格式。由于.BIT 格式包含头部开销，会增加额外的处 理过程，因此本方案没有支持.BIT 格式的数据，仅推荐使用.BIN 格式。

　　2.4 文件在SD 卡中的存储

　　发送数据前，需要先从SD 卡中读取配置文件。所有文件在SD 卡中都是按照一定的格式来组织的，本方案默认文件采用FAT16 格式进行存储。FAT16 格式下，SD 卡的结构如下图所示[3]。

　　

 

　　主引导记录中最重要的参数是逻辑扇区的起始地址。获得该参数后即可以读取BIOS 参 数数据块(BPB)。BPB 中存储了扇区(Sector)、簇(Cluster)、文件分配表(FAT)的 大小，以及分区总扇区数等参数，是文件进行操作时必不可少的。文件分配表则是指明了文 件存储的位置，这些位置是以簇为单位的。每个簇包含的扇区数目在BPB 中说明。根文件 夹中存储了各不同文件的文件名和起始簇以及文件大小等信息。