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同步电路的速度是指同步系统时钟的速度，同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间内处理的数据量就愈大。假设Tco是触发器的输入数据 被时钟打入到触发器到数据到达触发器输出端的延时时间;Tdelay是组合逻辑的延时;Tsetup是D触发器的建立时间。假设数据已被时钟打入D触发 器，那么数据到达第一个触发器的Q输出端需要的延时时间是Tco，经过组合逻辑的延时时间为Tdelay，然后到达第二个触发器的D端，要希望时钟能在第 二个触发器再次被稳定地打入触发器，则时钟的延迟必须大于Tco+Tdelay+Tsetup，也就是说最小的时钟周期Tmin =Tco+Tdelay+Tsetup，即最快的时钟频率Fmax =1/Tmin。FPGA开发软件也是通过这种方法来计算系统最高运行速度Fmax。因为Tco和Tsetup是由具体的器件工艺决定的，故设计电路时只 能改变组合逻辑的延迟时间Tdelay，所以说缩短触发器间组合逻辑的延时时间是提高同步电路速度的关键所在。由于一般同步电路都大于一级锁存，而要使电 路稳定工作，时钟周期必须满足最大延时要求。故只有缩短最长延时路径，才能提高电路的工作频率。可以将较大的组合逻辑分解为较小的N块，通过适当的方法平 均分配组合逻辑，然后在中间插入触发器，并和原触发器使用相同的时钟，就可以避免在两个触发器之间出现过大的延时，消除速度瓶颈，这样可以提高电路的工作 频率。这就是所谓"流水线"技术的基本设计思想，即原设计速度受限部分用一个时钟周期实现，采用流水线技术插入触发器后，可用N个时钟周期实现，因此系统 的工作速度可以加快，吞吐量加大。注意，流水线设计会在原数据通路上加入延时，另外硬件面积也会稍有增加。
8：时序约束的概念和基本策略?
时序约束主要包括周期约束，偏移约束，静态时序路径约束三种。通过附加时序约束可以综合布线工具调整映射和布局布线，是设计达到时序要求。
附加时序约束的一般策略是先附加全局约束，然后对快速和慢速例外路径附加专门约束。附加全局约束时，首先定义设计的所有时钟，对各时钟域内的同步元件进行分 组，对分组附加周期约束，然后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑的PAD TO PAD路径附加约束。附加专门约束时，首先约束分组之间的路径，然后约束快、慢速例外路径和多周期路径，以及其他特殊路径。
9：附加约束的作用?
作用：1：提高设计的工作频率(减少了逻辑和布线延时);2：获得正确的时序分析报告;(静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因 此要求设计者正确输入约束，以便静态时序分析工具可以正确的输出时序报告)3：指定FPGA/CPLD的电气标准和引脚位置。
10：FPGA设计工程师努力的方向：
SOPC， 高速串行I/O，低功耗，可靠性，可测试性和设计验证流程的优化等方面。随着芯片工艺的提高，芯片容量、集成度都在增加，FPGA设计也朝着高速、高度集 成、低功耗、高可靠性、高可测、可验证性发展。芯片可测、可验证，正在成为复杂设计所必备的条件，尽量在上板之前查出bug，将发现bug的时间提前，这 也是一些公司花大力气设计仿真平台的原因。另外随着单板功能的提高、成本的压力，低功耗也逐渐进入FPGA设计者的考虑范围，完成相同的功能下，考虑如何 能够使芯片的功耗最低，据说altera、xilinx都在根据自己的芯片特点整理如何降低功耗的文档。高速串行IO的应用，也丰富了FPGA的应用范 围，象xilinx的v2pro中的高速链路也逐渐被应用。 总之，学无止境，当掌握一定概念、方法之后，就要开始考虑FPGA其它方面的问题了。
11：对于多位的异步信号如何进行同步?
对以一位的异步信号可以使用“一位同步器进行同步”，而对于多位的异步信号，可以采用如下方法：1：可以采用保持寄存器加握手信号的方法(多数据，控制， 地址);2：特殊的具体应用电路结构,根据应用的不同而不同 ;3：异步FIFO。(最常用的缓存单元是DPRAM)
12：FPGA和CPLD的区别?
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与门阵列等其它ASIC(ApplicaTIon Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点。
CPLD FPGA
内部结构 Product-term Look-up Table
资源类型 组合电路资源丰富 触发器资源丰富
集成度 低 高
使用场合 完成控制逻辑 能完成比较复杂的算法
速度 慢 快
其他资源 - PLL、RAM和乘法器等
保密性 可加密 一般不能保密
13：锁存器(latch)和触发器(flip-flop)区别?
电平敏感的存储期间称为锁存器。可分为高电平锁存器和低电平锁存器，用于不同时钟之间的信号同步。
有交叉耦合的门构成的双稳态的存储原件称为触发器。分为上升沿触发和下降沿触发。可以认为是两个不同电平敏感的锁存器串连而成。前一个锁存器决定了触发器的建立时间，后一个锁存器则决定了保持时间。
14：FPGA芯片内有哪两种存储器资源?
FPGA芯片内有两种存储器资源：一种叫block ram,另一种是由LUT配置成的内部存储器(也就是分布式ram)。Block ram由一定数量固定大小的存储块构成的，使用BLOCK RAM资源不占用额外的逻辑资源，并且速度快。但是使用的时候消耗的BLOCK RAM资源是其块大小的整数倍。
15：什么是时钟抖动?
时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化，也就是说时钟周期在不同的周期上可能加长或缩短。它是一个平均值为0的平均变量。
16：FPGA设计中对时钟的使用?(例如分频等)
FPGA芯片有固定的时钟路由，这些路由能有减少时钟抖动和偏差。需要对时钟进行相位移动或变频的时候，一般不允许对时钟进行逻辑操作，这样不仅会增加时 钟的偏差和抖动，还会使时钟带上毛刺。一般的处理方法是采用FPGA芯片自带的时钟管理器如PLL,DLL或DCM，或者把逻辑转换到触发器的D输入(这 些也是对时钟逻辑操作的替代方案)。
17：FPGA设计中如何实现同步时序电路的延时?
首先说说异步电路的延时实现：异步电路一半是通过加buffer、两级与非门等(我还没用过所以也不是很清楚)，但这是不适合同步电路实现延时的。在同步 电路中，对于比较大的和特殊要求的延时，一半通过高速时钟产生计数器，通过计数器来控制延时;对于比较小的延时，可以通过触发器打一拍，不过这样只能延迟 一个时钟周期。
18：FPGA中可以综合实现为RAM/ROM/CAM的三种资源及其注意事项?
三种资源：block ram;触发器(FF)，查找表(LUT);
注意事项：1：在生成RAM等存储单元时，应该首选block ram 资源;其原因有二：第一：使用block ram等资源，可以节约更多的FF和4-LUT等底层可编程单元。使用block ram可以说是“不用白不用”，是最大程度发挥器件效能，节约成本的一种体现;第二：block ram是一种可以配置的硬件结构，其可靠性和速度与用LUT和register构建的存储器更有优势。2：弄清FPGA的硬件结构，合理使用block ram资源;3：分析block ram容量，高效使用block ram资源;4：分布式ram资源(distribute ram)
19：Xilinx中与全局时钟资源和DLL相关的硬件原语：
常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG,IBUFGDS,BUFG,BUFGP,BUFGCE,BUFGMUX,BUFGDLL,DCM等。关于各个器件原语的解释可以参考《FPGA设计指导准则》p50部分。
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