时序设计及波形仿真 - 基于FPGA的线阵CCD驱动时序电路设计

　　4 时序设计及波形仿真

　　通过对TCDl50lD的驱动脉冲及时序关系的分析，下面将用ALTERA公司的Quartus II 7．2作为开发平台，对各路时序进行相关的设计及仿真。Quartus II 7．2开发系统是一种全集成化的可编程逻辑设计环境，它支持硬件描述语言（VHDL）、状态图及原理图3种输入方式，设计包括4个阶段：设计输入；设计实现；设计验证和器件编程。其原理输入方式简单直观，而硬件描述语言输入方式的优点是可移植性和可读性好，因而系统采用VHDL语言的输入方式。

　　4．1 TCDl501D时序设计及仿真

　　系统所选的基准时钟为100 MHz，工作频率为10 MHz。依据TCDl501D驱动时序要求，采用硬件编程语言（VHDL）的输入方式，设计出各脉冲产生的程序。各项驱动脉冲均由基准时钟分频产生。其脉冲参数分别为：φl=φ2=5 MHz，占空比为1：1，波形为方波，φ1、φ2在并行转移时有一个大于SH高电平的宽脉冲，脉宽为2000 ns；复位脉冲RS=10MHz：占空比为3：2，波形为方波；SH在转移时的宽脉冲为1000 ns；箝位脉冲CP和采样保持脉冲SP分别为RS脉冲的延迟。正确编译后，最后通过波形仿真，得到TCDl501D驱动时序的仿真波形图，仿真结果如图4所示，其中FlB、F2B分别表示移位脉冲φ1、φ2，图中+2．011885 μs线表示相对于25．446 ns的基准线偏移量，可知F1B宽脉冲几乎为2 000 ns，能满足器件手册的要求。同理，可判定其他驱动脉冲也满足要求。

　　

　　4．2 AD9826时序设计及仿真

　　通过对AD9826单通道CDS采样时序分析，结合TCDl501D输出信号的特点，设计出正确合理的CDS驱动时序是保证该器件正常工作的基础。充分利用硬件编程语言（VHDL）的优点，产生各项时序。依据TCDl501D输出信号OS的时序要求及AD9826对CDS的要求，可设定各脉冲的参数为：主时钟为100 MHz，CDSCLK1=CDSCLK2=10 MHz，占空比为l：4，两次采样间隔为40 ns，均为下降沿采样；AD—CCLK=10MHz，占空比为1：l，低电平有效。编译后通过波形仿真的结果如图5所示，其中12．211 ns线为基准，+100．62ns线为相对基准线的偏移量，可知CDSCLKl周期为100 ns，满足器件手册中所规定的要求。

　　

　　5 结语

　　通过对TCDl50lD输出图像信号特征的简要分析，分别阐述了内、外2种除噪方法，并给出了相应的时序，再利用Quartus II 7．2软件平台对TCDl501D CCD驱动时序及AD9826的采样时序进行了设计及结果仿真，使CCD的驱动变得简单且易于处理，这是传统逻辑电路无法比拟的，对其他CCD时序驱动及后续处理提供了一定的参考价值。