Vivado 实现

先给大家简单快速地介绍一下 Vivado 集成设计环境，即 IDE。

IDE 总体介绍

     工程总结
 
当打开 Vivado 工程后，会有一个工程概要，向您介绍工程的设置、警告和错误信息以及工程的一般状态。
    
     源
 
源视图用于显示项目中的文件类型，比如硬件描述语言文件、约束文件、仿真文件和 IP。您可以使用源代码编辑器，在工作过程中添加或者创建源文件。
    
流程导航
 
左边的这个部分叫做流程导航器 (Flow Navigator)，用于控制编译流程和分析视图。它的组织方式与一般的开发流程一样。点击浏览器上的按钮可以执行流程，也可以加载处于某种特定状态的设计，用于查看和分析。
 
IP 目录
 
赛灵思 IP 库可用于选择和配置 IP。点击“IP 目录”按钮会出现 IP 视图，供浏览和搜索。完全展开后，我们会看到完整的 IP 列表，双击某个 IP，弹出配置向导，它将引导用户完成对 IP 核的整个参数配置过程，比如这个基于 AXI 的 DMA 控制器。完成配置向导的所有选项后，点击“结束”按钮，IP 核就作为源被添加到我的工程中。
   
一键式实现
 
流程浏览器用于执行最常见的任务，包括仿真、行为验证以及综合与实现。点击“运行实现”按钮启动一键式综合与实现操作，在后台执行设计编译工作，从而可将 GUI  用于执行分析任务。Vivado 可以充分发挥多核处理器的功能，最大化工作效率。Vivado 仿真、综合与实现的速度比同类竞争工具快 4 倍。
 
仿真
 
 波形视图
 
点击“仿真”按钮即可加载设计的仿真视图。仿真最重要的作用是在 RTL 层面对设计进行功能验证。在这里，您可以运行仿真工作台，选择需要检测的信号并查看波形视图。波形视图和其他视图一样，可以用键盘缩放大小并对设计进行调试。
 
 源交叉追踪
 
仿真视图中的对象可以轻松在 RTL 源代码中找到。选择信号，点击鼠标右键，您可以通过弹出菜单直接找到源代码文件中的相关代码行。
 
可以发现在整个工具中，您可以利用共享对象模型跨越不同区域查找设计对象，这对调试和分析工作有巨大帮助。
 
RTL 详情
 
打开详情
 
点击“RTL分析”按钮打开 RTL 的详细视图，在运行综合之前查看设计原理图。这样可以迅速查看自己的设计，无需等到编译完成。您还可以利用此工具对设计进行早期分析，使 RTL 和约束的开发工作更有效率。
 
源交叉追踪
 
在原理图中选择一个实例，同样是点击鼠标右键弹出菜单，直接找到定义或实例化此对象的源代码。
 
综合视图
 
点击“综合”按钮运行综合，或打开综合完成后建立的综合网表。这将读取综合生成的门级网表，并读取约束，将其应用于网表（在内存中），便于您对设计进行报告和分析。这里我们使用的是综合网表结果，但设计还没有完成布局布线，因此工具会适当地使用估计算法，这个阶段有许多报告可以使用。
 
资源利用率
 
后综合阶段，您最关注的可能是资源利用。打开设计后，点击“资源利用报告”按钮，就可以看到以图形方式显示的器件资源利用情况，既可以按类型进行全局划分，也可以按设计的逻辑层次结构划分。
设计人员关注的另一个问题是时序分析。如果设计在这个阶段遇到时序问题，整个编译过程就有可能是无用功，因此我们建议用户最好先用约束多试几次，在实施前将问题全部清除。

赛灵思vivado设计套件专题:http://www.elecfans.com/topic/tech/vivado/