FPGA大型设计应用的多时钟设计策略

　　利用FPGA实现大型设计时，可能需要FPGA具有以多个时钟运行的多重数据通路，这种多时钟FPGA设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何进行布线，本文将对这些设计策略深入阐述。

　　FPGA设计的第一步是决定需要什么样的时钟速率，设计中最快的时钟将确定FPGA必须能处理的时钟速率。最快时钟速率由设计中两个触发器之间一个信号的传输时间P来决定，如果P大于时钟周期T，则当信号在一个触发器上改变后，在下一个逻辑级上将不会改变，直到两个时钟周期以后才改变，如图1所示。

　　

　　传输时间为信号在第一个触发器输出处所需的保持时间加上两级之间的任何组合逻辑的延迟，再加两级之间的布线延迟以及信号进入第二级触发器的设置时间。无论时钟速率为多少，每一个FPGA设计所用的时钟必须具有低抖动特性。抖动S是触发器的一个时钟输入到另一个触发器的时钟输入之间的最大延迟。为使电路正常工作，抖动必须小于两个触发器之间的传输时间。

　　图2显示了如果抖动大于传输时间（S＞P）将出现的情况，该电路用时钟的两个上升沿来延迟信号1。然而，信号1上的一个改变会在相同的时钟周期上传输到的信号3上，从而引起信号2的改变。因为S＞P，电路将不能不正常。

　　

　　须注意的是，时钟速率与传输延时并没有什么关系，甚至普通的100bps时钟也会出现抖动问题。这意味着虽然FPGA供应商宣称他们的芯片具有较短的传输时间和很高的时钟速率，但抖动问题可能会严重，甚至那些没有运行在最高速率上的设计也是如此。

　　好在FPGA供应商已经认识到时钟抖动的影响，并在他们的芯片中提供低抖动的布线资源。这些特殊的布线能够在芯片中一个给定范围内的任何两个触发器之间提供一个确定的最大抖动。部分产品的低抖动资源覆盖了整个芯片，而其它的则可能只覆盖了FPGA逻辑块中的一个特定的行或列。对于一个需要很多不同时钟源的设计，这些低抖动FPGA是比较理想的选择。

　　多时钟设计的最严重问题之一是用异步时钟将两级逻辑结合在一起。由于异步时钟会产生亚稳态，从而严重降低设计性能，或完全破坏设计所能实现的功能。在触发器的时序要求产生冲突时（设置时间和保持时间）将产生亚稳态，触发器的最终输出是未知的，并使整个设计处于不确定状态。如果有一级逻辑要将数据异步地发送到另一级，图3所示的情形将不能满足触发器的设置和保持时间要求。确切地说，如果设计中含有异步逻辑将有可能会产生亚稳态。在处置异步资源时必需非常小心，因为这可能产生一些很严重的问题。