FPGA电源分析 - 全面优化FPGA能耗：FPGA电源分析

　　FPGA电源分析

　　当FPGA设备在打开时候的电流消耗高峰以及当FPGA设备从休眠模式被唤醒以后会产生一个明显的波动。这需要在设计中被考虑到，并且和低功耗模式一起的本很好的平衡。当模式被改变或者设备被关闭的时候，设备会被重新编程以适应恢复运行时所产生的能耗高峰。

　　增加控制功能以让所有的嵌入式硬件关闭固然可以节约大量的能耗，但是在实际应用中这样的节约需要用电源分析工具来进行预测。

　　到目前位置，FPGA能耗控制中最大的变数是动态电源，也就是来自实时操作的影响。

　　从时钟信号到I/O输出，动态电源受到FPGA可编程内容的影响。而可编程内容则在产品的开发过程中不断的在变化。当设备CMOS组的电容根据逻辑层面的变化而被充电时，能量就被消耗了

　　从设计角度来将动态电源消耗是一个包含频率，电容和电压的整体，降低时钟频率和电压将会提高能耗效率。采用多处理器，并行低能耗处理，系列数据通道，适应性时钟频率都将降低能耗。动态能耗配置的目的是为了创建优化的电源模式，FPGA将被自动的重新编程以达到最佳的能耗状态。但是，需要由能耗预测工具来证实添加这样的复杂性是值得的。

　　相对来说，FPGA静态能耗是比较稳定和容易被预测的。但是当工艺流程到了90nm的程度，另一个最大的障碍出现了。CMOS的尺寸缩小，和通道的缩短和更细的门导致电流容易溢出。FPGA的静态能耗就随着工艺流程的进步而逐渐增大，但是也会因为使用低电压而相对减少。这对未来FPGA的设计是一个挑战，尤其是当设计师希望在便携式设备中越来越多的使用FPGA的时候会变得更明显。

　　FPGA内部主要能耗单位的关系是复杂而互相影响的。例如，时钟频率的提高造成动态电源能耗的增加，会导致设备温度的上升，最终会引起管脚的溢出和更高静态能耗。这不像热力逃逸，但是会成为FPGA能耗预测问题的一个不可避免的因素。

　　可用工具

　　管理嵌入式FPGA的能耗就像管理设备一样的特别。因为FPGA的能耗大部分有可编程的内容所决定，能耗的数值需要由嵌入式设计本身来完成。

　　为了配合这样的流程，FPGA设备的厂商会提供含有能耗预测的开发工具。这些工具将FPGA的许多参数和利用设计来分析并预测大致的能耗，并且还在不断的改进中。在分析的早期，工程师需要输入基本的信息例如时钟频率和功能模块的数量等。更多的分析结果可以根据用户的设计细节来推测。

　　这样的方法仅可以提供一个关于嵌入式设备能耗的一些节本讯息，但是当设计被修改后，整个流程需要被重新运行。因为目前不支持不同厂商的FPGA设备，评估能耗效率的流程并不是那么容易，而且也不能真实的优化FPGA能耗来达到产品设计的要求。

　　目前管理FPGA电源的方式就像一个预测，然后被原型阶段的测试所确认。为了解决能耗问题改变FPGA种类的方式并不可取，因为这样的风险太大了。重新工程设计所需要的时间会导致设计计划的延误，因为这已经是一个硬件改变的案例了。

　　如果用户在很大程度上依赖目前的工具来计算能耗，硬件和嵌入式的设计就必须在设计开始的时候就进行定义。在开发过程中进行调整的机会并不多。任何潜在的问题都最好被研究并利用FPGA电源管理工具进行处理。