具有成本效益的解决方案 - 基于FPGA的双图像传感器的设计方案

　　图 4 展示了一个具有成本效益的解决方案，同步，合并和输出正确的格式到 ISP。通过利用低成本 FPGA，如莱迪思的 MachXO2 和一种廉价的 LP SDRAM 器件，两个图像传感器可以桥接到一个 ISP。 FPGA 设计需要包含以下功能：首先，它必须从 ISP 接口接口至 I2C 或 SPI 寄存器配置。对于这两个传感器，此配置设置是相同的。 FPGA 则需要发送串行配置数据(I2C 或 SPI)到两个传感器，并确保它们被正确地配置。在这一点上，两个传感器将有相同的配置，但他们仍然需要同步。对每一个特定的传感器制造，MachXO2 FPGA 的灵活性能够实施必需的独特控制。为了确保驱动每个传感器的时钟完全一样，FPGA 还将输出时钟到两个传感器。一旦两个传感器被设置和同步，这两个传感器便开始传输图像数据。

　　然后 FPGA 将需要在 I / O 单元和逻辑结构中解串化的高速串行图像数据，因此它可以转换这个传感器的数据流为并行格式。然后 MachXO2 FPGA 寻找适当的控制字符，所以对于每个传感器，它能够识别帧的起始和行的起始。这通常是通过寻找控制字符或命令序列来完成的。一旦检测到传感器的图像数据，FPGA 可以提取原始图像数据，并开始使用低功耗 SDRAM 存储器来存储帧。当然，在 FPGA 中需要一个 LP SDRAM 存储器控制器，用来正确的读和写图像数据。 FPGA 执行的下一个功能是整理这个帧格式到所需的输出格式。例如，一个流行的格式是自上而下的配置，另一个是并排的配置(图 5)。

　　在传送集成的传感器数据之前，FPGA 中的传感器数据要转换成 Bayer 模式图像格式。这将确保正确的 RGB 颜色传递到 ISP。有了已知的正确图像和输出格式配置，然后MachXO2 FPGA 用并行总线输出格式化的数据到 ISP。外部 LP SDRAM 用于缓冲传入的帧，由于前一帧已被送出。通常情况下，LP SDRAM 运行两倍快的输出时钟到 ISP。

　　为了确保 ISP 的读取和识别数据，FPGA 输出被设计成模仿并行图像传感器的输出。也就是说，FPGA 产生时钟、帧有效、行有效，通常以一个 12 位数据总线送至 ISP。莱迪思半导体公司和 Aptina 已经实现了这个设计。通过使用莱迪思 MachXO 和两个 Aptina 的 9MT024 图像传感器，这个设计是一个非常符合成本效益的解决方案，几乎所有的 ISP 都可以接受。配置传感器的所有主要功能，对它们进行同步，然后实施合适地格式化输出图像数据。