时序转换及信号采集 - 基于FPGA的双备份多路数据采集存储系统的设计与实现

　　图5是FPGA的时序转换图。其中，Convst为启动转换信号；Addr为通道地址；byte信号用于控制数据并行输出的模式，低电平为低8位数据，高电平为高8位数据；ADdata 连接到AD7667的数据输出端；数据通过ADdata输入到FPGA.

　　图5的数据转换过程：A/D转换器的数据采集是从Convst信号下降沿开始，Convst下降沿启动对n-1通道的采样转换， 进入转换进程后，通道地址信号a和p根据帧计数切换到采集通道n， 在等待足够的转换时间t4后，AD7667在byte高电平的控制下从AD［7:0］输出n-1通道高8位的转换数据，高8位数据在写时钟Wrclk的控制下，以足够的时间传输给缓存器，AD7667在byte低电平的控制下从AD［7:0］输出n-1通道低8位的转换数据，低8位数据在写时钟Wrclk的控制下，以足够的时间传输给缓存器，并在传输的同时进入n通道的采集过程，此时n通道信号在经过了时间t3后，已经达到稳定的电平。

　　在采集的过程中测得的Convst信号波形与运放的输出波形如图6 （a）、（b）所示。

　　

　　图6 （a）、（b）中，CH1通道为Convst信号，频率约为250 MHz（采样周期4 μs），CH2通道为运放输出信号。 图6（c）、（d）分别为用LM224和LF247作为运放时采集数据的回放波形。从图6 （a）、（b）可以看出，在开关切换的过程中，运算放大器输出的信号存在剧烈抖动。图6（a）中测得的是用LM224作为滤波跟随器（SR为0.3 V/？滋s）的输出信号，此滤波放大器的输出抖动直到ADC采样前还未稳定，导致采集到的数据波形出现严重失真，如图6（c）所示；在图6（b）中的竖线处，运放的输出也存在一定的抖动，然而，由于滤波运放采用LF247（该运放的SR为16 V/？滋s），其输出在ADC采样前已经稳定到极高的精度，所以用该运放作为滤波跟随器采集到的数据波形非常准确，如图6（d）所示。

　　由此可以看出，与传统的流水线顺序相比较，由于硬件描述语言VHDL进程之间具有并发特性（进程（1）与进程（2）的并发性），这样就必然节省了通道切换、采样和保持的时间，同时结合硬件，选择合适的运放，即可保证ADC转换之前转换通道信号的稳定，这就解决了通道串扰问题。