工艺的可用性问题 - 如何选择满足FPGA设计需求的工艺？

　　何时可以得到

　　第三个关键的工艺问题并不是技术上的；它是可用性问题。特别是器件仿真模型规划、测试芯片、实例，以及代工线产品等必须要满足系统设计人员的开发计划要求。必须尽早为FPGA设计人员提供工艺模型，以便他们估算芯片能够实现多高的性能，在系统设计流程早期将这一信息传递给系统规划人员。必须为硬件原型开发提供实例和开发套件，以便开始硬件和软件集成。当然，进行系统投产时，应能够批量提供 FPGA。

　　“可用性”是回答上面讨论的问题的答案——为什么不采用FinFET来开发所有的东西？但还有另外一种回答。在目前的很多应用中，现有的28nm或新出现的20nm平面FET工艺能够满足系统设计的特殊需求。这些系统设计不需要等待FinFET工艺。为了解这是怎样工作的，我们需要查看现代FPGA中的每一类结构。

　　FPGA内部

　　半导体工艺的技术特征表现在系统行为上，就是影响FPGA内部的很多不同结构。在以前的工艺代中，认为FPGA是统一的可编程逻辑架构，周围是通用I/O可配置环，这种看法当时是正确的。但在今天，这种模型已经不正确。

　　现代FPGA含有四种不同类型的功能模块：可编程逻辑架构、基于单元的数字知识产权（IP）、手动设计的模块RAM，以及定制模拟IP（图2）。这些都会对新工艺特性有不同的影响。

　　

　　图2.现代FPGA混合了可编程逻辑、基于单元的IP以及模拟模块，如这一Altera Stratix V图所示。

　　FPGA 逻辑架构实际上是大量经过复制的定制设计逻辑单元（LE）阵列——微小SRAM，复用器和寄存器，以及交换结构，覆盖了非常复杂的多层金属。因此，可编程架构的设计是要在LE实现多少功能以及单元需要多少互联之间达到很好的平衡。对于某一体系结构，架构的总密度对底层和中间金属层的层距非常敏感。但是，由于规划人员尝试使用互联堆叠下面所有的可用区域，因此，对于LE中晶体管的封装密度也非常敏感。用户在逻辑架构中实现的电路的速度和功效取决于晶体管特性，也与架构密度，互联RC产品和晶体管驱动电流有关。

　　因此，一般而言，能够提供较小金属层距以及封装更紧密的晶体管的工艺可以实现密度较高的逻辑架构，对于用户电路，性能更好，功耗更低。泄漏电流是逻辑架构的一个特殊问题，这是因为，芯片设计人员并不知道用户怎样使用可编程逻辑，他们使用电路级功耗管理技术来降低基于单元的设计的静态功耗，这种方法能力有限。

　　相反，基于单元的数字IP有关键通路，这些通路主要是通过本地短互联或者底层金属直接互相连接的快速晶体管。现代FPGA中的这一类结构包括数字信号处理（DSP）模块、I/O和存储器控制器、增强CPU内核，等等。这些IP模块的大小主要受仔细封装的标准单元库的密度的影响，以及库中各种单元的影响。在可编程架构中，用户可以开发需要的任何电路，而基于单元的硬核IP是预先定义好的，因此，芯片设计人员可以采用所有的功耗管理技术。这样，硬核数字IP将极大的受益于更小的工艺尺寸以及更高的晶体管速度，在系统层，可以使用功耗管理技术，调整平面FET较大的泄漏电流。

　　模块RAM是一类特殊的基于单元的IP。一般使用代工线提供的，经过手动优化的SRAM单元进行开发，但是，FPGA设计人员通常会调整阵列，在模块应用的范围内，优化速度、密度和功耗。由于模块非常灵活，因此，很难在FPGA RAM上实现功耗管理策略。FPGA中的其他结构可能不会对晶体管的所有特性变化敏感。

　　这些考虑意味着，某一系统应用FPGA的最佳工艺选择取决于系统设计对可编程架构和基于单元的逻辑的相对压力。对系统总体性能还有一定影响的是在架构中实现的模块的行为，28nm或者20nm工艺中端FPGA能够以较低的成本在较短的时间内实现所需要的系统性能。

　　最后，还有高性能模拟IP的问题，这些IP是目前锁相环（PLL）和串化器解串器（SerDes）电路的主要构成。这些设计并没有采用最小层距，相反，使用了各种尺寸的晶体管、电路布局和金属层间距，这些通常涉及到了手动布局。它们对于晶体管的电气行为非常敏感，包括，数字工程师不太关心的一些参数。数字设计人员仿真逻辑功能，模拟设计人员仿真晶体管。对于模拟设计人员，另一个绝对关键的问题是一致性：很多标准电路依靠密切匹配的成对的晶体管来实现。

　　在 finFET上还有一些争论。某些模拟设计人员指出，您不能为FinFET选择任意宽度。由于晶体管是竖立在侧面，意味着是在纵向测量宽度，因此，它们必须有相同的宽度。您可以使用一个最小宽度的FinFET，或者，您希望电流更大，可以将几个并联起来使用。这些设计人员担心，模拟设计人员很难甚至无法在其熟悉的电路拓扑中使用这些新晶体管。

　　但是，其他有经验的模拟设计人员指出，更高的速度、更强的沟道控制，以及，特别是 FinFET更好的一致性，对于模拟设计都非常有利，远远抵消了晶体管宽度的量化问题。争论还在继续，而Intel在CPU中模拟结构上的工作表明，它们使用其22nm三栅极工艺开发了这一结构，三栅极晶体管极大的提高了高精度模拟设计的性能。