同步电路的优缺点 - FPGA复位的可靠性设计方法

　　根据同步电路的特点，其电路优点有：（1）同步复位有利于基于周期机制的仿真器进行仿真。（2）使用同步复位可设计100%的同步时序电路，有利于时序分析，其综合结果的频率较高。（3）同步复位仅在时钟的有效沿生效，可有效避免因毛刺造成的亚稳态和错误。毛刺信号是由FPGA内部结构特征决定的，同步复位在进行复位和释放复位信号时，仅当时钟沿采到复位信号电平变化时进行相关操作，若复位信号树的组合逻辑出现了某种毛刺，此时时钟沿采到毛刺的概率较低，由此通过时钟沿采样，可有效过波复位电路组合逻辑产生的毛刺，增强了电路稳定性。

　　同步复位的缺点有：（1）多数目标器件库的触发器本身并不包含同步复位端口，使用同步复位会增加更多逻辑资源。（2）同步复位的最大问题在于必须保证复位信号的有效时间，需要一个脉宽延展器以确保复位信号有一定脉冲宽度，由此才能保证所有触发器均能有效复位。由于同步复位仅当时钟沿采到复位信号时才会进行复位操作，所以其信号的持续时间要大于设计的最长时钟周期，以保证所有时钟的有效沿都能采样到同步复位信号。事实上，仅保证同步复位信号的持续时间大于最慢的时钟周期是不够的，设计中还需考虑到同步复位信号树通过所有相关组合逻辑路径时的延时，以及由于时钟布线产生的偏斜。只有同步复位大于时钟最大周期，加上同步信号穿过的组合逻辑路径延时和时钟偏斜延时，才能确保同步复位的可靠。

　　2.2.2异步复位

　　指定异步复位时，只需在always的敏感表中加人复位信号的有效沿即可，当复位信号有效沿到达时，无论时钟沿是否有效，复位均会立即发挥其功能。

　　大多数目标器件和ASIC库的触发器均包含异步复位端口，异步复位会直接接人触发器的异步复位端口，综合后的RTL图如图2所示。

　　

　　图2异步复位电路图

　　根据异步电路的特点，异步复位的优点有：（1）由于多数目标器件库的触发器都包含异步复位端口，异步复位会节约逻辑资源。（2）异步复位设计简单。（3）对于多数FPGA，均有专用的全局异步复位/置位资源（GSR，GlobalSetReset），还可使用GSR资源，异步复位到达所有寄存器的偏斜最小。

　　异步复位的缺点如下：（1）异步复位的作用和释放与时钟沿并无直接关系，异步复位生效时问题并不明显;但当释放异步复位时，若异步复位信号释放时间和时钟的有效沿到达时间几乎一致，则容易造成触发器输出为亚稳态，形成逻辑错误。（2）若异步复位逻辑树的组合逻辑产生了毛刺，则毛刺的有效沿会使触发器误复位，造成逻辑错误。

　　2.3外部复位和内部复位

　　外部复位，复位信号主要来自外部引脚的输人。复位信号在电路板上可能会受到来自其他线路的串扰，因此可能产生毛刺，在无需复位系统时，毛刺信号可能导致系统误复位。

　　内部复位，FPGA上电配置完成后，由FPGA内部电路产生复位信号，复位信号与时钟同步。通常内部复位的设计方法是：设计一个初始值为0X0000的SRL16，将其输人接高电平，输出作为复位信号。