- 这个工具把FPGA从硬件工程师手中解放出来

不劳烦硬件工程师，让软件工程师独立开发硬件一直是个诱人的梦想，每隔几年总有一些公司喊出类似的口号，但之后就销声匿迹了例如Handel-C语言，这种新一代硬件描述语言编译工具，号称可以利用Handle-C语言在大规模FPGA硬件上得以实现。设计者可以利用Handle-C语言，能在很短的时间里创建更庞大、更复杂和更高速的系统。但是现在，Handle-C语言已经淡出业界了。不过，借助 QuickPlay貌似真的可以实现这个梦想了。

只有六个步骤就可以轻松开发一款FPGA应用。

步骤 1 ： 纯软件设计。这个阶段，您可以用C 语言添加并连接处理内核，创建自己的FPGA 设计，然后使用自己的主机软件来指定通信通道。QuickPlay 基于 Eclipse 的集成开发环境（IDE）通过简单的 API 提供 C/C++ 语言库，用于创建内核、流、流端口和存储器端口，以及从流端口和存储器端口读取/ 写入。

步骤 2 ：功能验证。这一步的重点是确保步骤 1编写的软件模型能正确工作。实现的方法是先在桌面上编译软件模型，然后使用测试程序发送数据到输入以执行软件模型，最后验证输出的正确性。并行执行 FPGA 设计的软件模型，为每个内核提供独立的线程，以模拟实际硬件实现的并行性。

步骤 3 ： 硬件生成。这一步用于从用户的软件模型生成 FPGA 硬件。它涉及三个简单的操作：
在 QuickPlay GUI 的下拉菜单中选择您想要实现到自己的设计中的 FPGA 硬件。QuickPlay 能够使用品种不断丰富的现成开发板来实现设计。这些开发板采用先进的赛灵思All Programmable FPGA、PCIe 3.0、10 Gb 以太网、DDR3 SDRAM、QDR2+SRAM 等。

2. 选择需要映射到设计输入及输出端口的物理接口（以及协议）。这些通过菜单都能方便选择。具体选择取决于用户选定的 FPGA 板件上提供的接口，例如 PCIe、10 Gb 以太网 TCP/IP 和 10 Gb 以太网 UDP。选择通信协议即自动调用实现连接所需的硬件 IP 模块以及其上分层的任何软件协议栈，从而完成整个系统的创建。

3. 启动构建流程这个过程包括运行 HLS 引擎（从 C 语言代码创建硬件），创建所需的系统硬件功能（我们原始实例中的控制层逻辑）和运行构建板件要求的硬件镜像所需的其他工具（例如赛灵思Vivado? 集成设计环境）。完成这个过程无需手动干预。

步骤 4 ： 系统执行。这个步骤与步骤 2 中的功能模型执行（功能验证）相似，除了现在虽然主机应用仍然运行在软件中，但 FPGA 设计运行在选定的 FPGA 板件上。这意味着您可以从 FPGA 板件输入输出真实数据，从而进一步验证其功能的完整性。

步骤 5 ： 系统调试。不必在硬件层面进行调试，即便缺陷是在在硬件中运行功能后发现的。由于 QuickPlay 保证软件模型和硬件实现之间的功能等效性，因此任何硬件版本中发生的缺陷也必然存在于软件版本中。这就是您无需在硬件中进行调试的原因；您只需要在软件域中调试就足够了。

整个流程就是先在软件中建模，然后在硬件中构建并测试系统。如果存在缺陷，将失败的测试序列导回软件环境中，在软件环境中调试，修改源代码，然后重复这一过程。与传统流程相比这能显著提高生产力。

步骤 6： 系统优化，这是可选的。

过去，从纯粹的软件设计到硬件辅助或纯硬件设计一般需要数月时间。但是QuickPlay 把开发时间缩短为数天时间。这是一个非常大的进步！利用这个工具，软件工程师能够根据需要来使用定制硬件，自动生成工作效率更高的硬件应用。看来，FPGA的大众化应用真的为时不远了！