电路设计 - 数字锁相环ADF4351原理详解与合成频率源的设计

实验中使用的FPGA开发板是搭载了Xilinx Spartan-6系列芯片XC6SLX9的QF-DualAdcUsb-B，提供40个空闲引脚，可用于与其他设备进行通信。采用ADI公司提供的ADIsimPLL进行辅助设计，鉴相频率设置为0.5 MHz，环路滤波器（7号引脚和20号引脚之间）采用无源三阶滤波器以减小引入的噪声，相角裕度设置为45°[4]。参考信号输入端做成BNC接头（29号引脚），SPI通信接口（1、2、3号引脚）引出后连接到6×2的接头上，可通过排线与FPGA开发板相连。主信号输出引脚RFOUTA+和RFOUTA-经过巴伦合并为单端输出，辅助信号输出引脚RFOUTB+和RFOUTB-未使用。最终的电路图如图7。

电路的输入阻抗与输出阻抗均设计为50 Ω，便于与示波器等仪器进行匹配。

4 系统功能验证

Datasheet中对ADF4351输入信号的要求是压摆率大于21 V/μs，正弦波或方波均可。本实验中采用17.5 MHz、峰-峰值为3 V的正弦信号作为激励源。

根据输出信号频率的计算公式，锁相环的5个重要参数分别为INT、FRAC、MOD、R和divider。以500 MHz的输出为例，根据输入信号频率与所设计的鉴相频率可计算出R分频器的值为17.5 MHz/0.5 MHz=35，对应的二进制数为0b 100 011。该数值储存在寄存器2的第23~14位，有效范围为1~1 023，因此需将这10位的值配置为0b0 000 100 011。

在单频应用中，输出频率的分辨率不需要设置为鉴相频率的小数倍，故可以采用整数N分频模式，令FRAC=0。取divider=8，则：

INT的数值储存在寄存器0的第30~15位，有效范围为23~65 535。将此16位设为8 000所对应的二进制数0b1 111 101 000 000。

同理可推出其他寄存器的数值，经整理如表2。

上电后将固件下载到FPGA中，启动SPI通信，用万用表检测和示波器表笔对PCB板上的测试点进行检查以确认ADF4351是否处于正常工作状态。

实际测得6个供电引脚的电压均为+3.3 V。此外，已在寄存器2中将ADF4351的MUXOUT引脚的输出设置为R分频器的输出，当锁相环正常工作时，此引脚会输出与鉴相频率相同的窄脉冲信号。实际测得的波形如图8。

该脉冲信号的频率约为501.88 kHz，与鉴相频率基本一致。

由此可知FPGA与ADF4351之间的SPI通信已成功建立。进一步观察锁相环输出引脚的信号，测得频率为500 MHz的正弦波波形。其SFDR为：

参考输入信号为 17.5 MHz，N=8 000，FRAC=0，MOD=2，divider=8时，锁相环的输出信号如图9所示。

保持其他参数不变，通过修改N和divider的数值，分别得到了频率为400 MHz如图10(a)、600 MHz如图10(b)、536 MHz如图10(c)和700 MHz如图10(d)的输出信号，结果如图10。

最终测得在所设计的环路滤波器参数下，当该频率综合器工作于100 MHz~700 MHz时，可获得较为稳定的输出波形。

5 结语

本文介绍了一种基于锁相环和FPGA的合成频率源的设计方案，给出了时序分析、开发代码、以及设计电路的基本思路。实验测得该频率源在100 MHz~700 MHz的范围内可输出SFDR约为40 dB的波形。该频率源具有成本低、占用资源少、易于维护的特点，可通过扩展HDL代码和添加后续模块来执行数字信号处理。另一方面，由于SPI通信中没有校验机制，即该通信模式本身易受干扰，且FPGA输出的时钟信号噪声较大，当工作于电磁干扰较强的场合时需做好电磁屏蔽工作，并且需要对时钟信号进行整形处理。