FIR 实现架构 - 利用高性能FPGA开发出用于MIMO无线通信系统的频变预编码内核

不同的 FIR 实现架构会产生不同的 FPGA 资源使用。表 1 对不同实现架构中 128 抽头复数非对称 FIR 滤波器中所使用的复数乘法器 (CM) 进行了比较。我们假设 IQ 数据速率是 30.72Msps（20 MHz 带宽 LTE-Advanced 信号）。

 

全并行实现架构非常简单直接，可轻松地映射至直接型 FIR 架构，但这种实现架构需要使用大量 CM 资源。全串行实现架构使用的 CM 资源数量最少，得益于其能以时分复用 (TDM) 方式与 128 个操作共享相同的 CM 单元。但其运行时钟速率是最先进的 FPGA 都不可能达到的。

比较现实的解决方案是选用部分并行实现架构，该架构将连续的长滤波器链分成几段并行级。表 1 给出了两个实例。我们选择使用方案 A，因为该方案的 CM 使用量最少，而且时钟速率合理。事实上，我们可以通过控制数据速率、时钟速率和连续级数来决定最终的架构

其中 N 和 N 代表滤波器长度和连续级的数量。然后，我们创建三个主要模块：

1、系数存储模块：我们使用高性能双端口 Block RAM 来存储需要加载到 FIR 系数 RAM 中的 IQ 系数。用户可以选择何时将系数上载到存储设备中以及何时通过 wr 和 rd 控制信号来更新 FIR 滤波器的系数。

2、数据 TDM 管线化模块：我们将采样率为 30.72 MHz 的输入 IQ 数据进行多路复用，以生成采样率更高的 8 个流水线 (NSS = 8)（采样率较高，为 30.72×128÷8 = 491.52 MHz）。然后，我们将这些数据流送入四分支的线性卷积 (4B-LC) 模块。

3、4B-LC 模块：该模块包含四条独立的复数 FIR 滤波器链，每条都利用相同的部分并行架构实现。例如，图 3 中给出的分支 1。 分支 1 包含四个被寄存器隔离以获得更好时序特性的子处理级：FIR 系数 RAM (cRAM) 顺序写入和并行读取级；复数乘法级；复数加法级；以及分段累积和下采样级。

为了把内核的 I/O 数量降到最低，我们的第一级就需要创建顺序写入操作以便以 TDM 方式从存储设备向 FIR cRAM 加载系数（每个 cRAM 包含 16 = 128/8 个 IQ 系数）。我们设计了并行读取操作用以同时将 FIR 系数送至 CM 内核。

在复数乘法级，为将 DSP48 使用量减至最少，我们选择高效的、完全管线化的三重乘法器架构来执行复数乘法运算，代价是产生六倍的时延周期。

接下来，复数加法级将 CM 的输出聚合成单个数据流。最后，分段累积和下采样级在 16 个时间周期内累积临时子流，以导出 128 抽头 FIR 滤波器的相应线性卷积结果，并降低高速数据流的采样速度以匹配本系统的数据采样率，即 30.72 MHz。

设计验证

我们分两步执行 IP 验证。首先，我们将 FPGA_HLP_Core 的输出与 Simulink 中的参考双精度多分支 FIR 内核进行比较。我们发现，在 16 位分辨率版本中,我们已成功实现小于 0.04% 的相对幅值误差。较大的数据宽度能提供更好的性能，但代价是消耗更多资源。

功能验证完成后，就需要验证芯片性能。因此，我们的第二个步骤是在 Vivado 设计套件 2015.1 中针对 Zynq®-7000 All Programmable SoC 的 FPGA 架构（相当于一个 Kintex® xc7k325tffg900-2）对所创建的 IP 进行综合与实现。凭借工具的综合与默认实现设置中具备的完整层级，我们创建了一个具有清晰注册层级的完全管线化设计，因而在 491.52 MHz 的内部处理时钟速率下不难实现所要求的时序。

 

可扩展性演示
我们设计的 HLP IP 便于用来创建更大的大规模 MIMO 预编码内核。表 2 列出了一些应用方案以及重要资源的使用情况。

 

您需要一个额外的聚合级以提交最后的预编码结果。例如图 4 所示，通过插入四个 HLP 内核以及一个额外管线化数据聚合级，很容易构建一个 4x4 预编码内核。