调整图像分辨率 - 基于FPGA的视频采集需要实施显示和视频数据存储的问题

调整图像分辨率，定义一个Active_Vedio信号，如果Active_Vedio在0~1 440之间，则为有效视频数据。首先720行数据调整为640行数据，把SAV和EAV信号提取出来后，此处设计一个FVAL信号，如果FVAL为1，则得到一行720个有效像素值，因此要在这720个有效像素中裁剪掉80个像素。本设计使用Verilog语言，水平方向的像素提取用一个除法器iskip来实现，定义一个水平计数器OTY_X，即除法器iskip=OTV_X%9,若iskip为0，则该像素点被丢弃，否则保留。在丢弃像素点时遵循两个原则［5］：（1）像素数据为只包含亮度信息的像素点，则将此像素点的亮度值Y丢弃，并且将上一个像素点的色度分量Cr同时丢弃；（2）像素数据为一个完整的像素点，包含了Y、Cb、Cr分量值：将分量Y和Cb丢弃，保留Cr；其次576行数据调整为480行数据，根据PAL制式视频信号的特点,分别取偶数场24~264行240个数据，奇数场312~552行240个数据，组成480行VGA数据，其他数据丢弃，由于丢弃的仅是一副图像的最边缘部分，所以对整幅图像影响不大。

提取有效视频数据，PAL制式的视频信号的场消隐一共是49行，其中偶数场和奇数场的消隐期分别为24行和25行。通过设计一个4位行计数器TY_Y实现，当Hs=1时对Vs进行计数，如果YV_Y大于或等于24，就可以输出稳定的有效视频数据。

 

解码模块如图4所示。

 

图5是ITU-656 数字解码模块在Modelism6.6中的仿真图，图中TD_DATA是输入的视频流，当它出现FF0000同时XY中的H、V 都为0时，开始输出有效的视频数据，输出信号oYCbCr的高8 位为Y，低8位为Cb和Cr交替出现。

3 SDRAM控制器设计

视频采集模块中，采用ITU656同步时钟27 MHz，而SDRAM的工作时钟通常在100 MHz以上。为解决读写时钟不同步的问题，本设计中，采用了四个异步FIFO［6］用于跨时钟域的同步化，其作用是将CCD摄像头采集进来的图像数据进行缓存，通过写FIFO读入SDRAM，读FIFO输出给VGA控制器。读写FIFO是利用FPGA的片上资源从IP核中调用过来的，将SDRAM的数据端口仿真成四个虚拟端口（两个写端口两个读端口），控制器根据缓存FIFO的状态对SDRAM发出读写请求，采用页模式突发传输和Bank切换的方式来匹配时序要求。

异步FIFO的宏模块设计如图6所示。

 

图6FIFO宏模块 SDRAM 本身要进行刷新、预充电等操作，不能时刻处于传输数据的状态，而且控制逻辑比较复杂，不能和其他器件进行透明连接,为此，设计一个 SDRAM控制器,其他模块就可通过 SDRAM控制器模块接口和 SDRAM 相连接，从而对 SDRAM 进行操作，实现乒乓缓存。

本文设计的SDRAM控制器［7］主要由系统读写控制模块、SDRAM控制接口模块、命令解析响应模块、数据通道模块组成，其内部结构如图7所示。

 

（1）系统读写控制模块

该模块的功能是与外设接口相连，接受外部发来的控制信号，并对控制信号进行编码。根据FIFO的空满状态发出对SDRAM的读写请求信号。当写FIFO里面所存储的数据大小为SDRAM一页数据时，则写FIFO通过读请求信号往SDRAM里面传输数据。因为每个端口FIFO里面可以缓存两页大小的SDRAM数据，所以当写FIFO向SDRAM里面传输数据时也可以继续缓存输入进来的图像数据。同理，当VGA控制器向读FIFO读取数据时，读FIFO里面缓存的数据大小小于SDRAM每页的大小时就可以进行读出了，此时SDRAM也可以继续向读 FIFO里面缓存数据。以此轮流进行缓存操作。

（2）SDRAM 控制接口模块

该模块主要完成初始化功能以及分析系统指令。初始化结束后，系统开始接收并分析指令信号和地址信息，同时还要分析来自命令模块的CMD_ACK反馈信号，并产生相应的SADDR信息给命令响应模块。

（3）命令解析响应模块