FPGA端的SRIO配置 - 基于SRIO协议设计和实现了DSP与FPGA之间的高速数据通信

2.2 FPGA端的SRIO配置
FPGA端的SRIO基于Xilinx公司的Serial RapidIO IP核[6]来实现，IP核底层硬件基于FPGA的GTX收发器。图2所示为FPGA端的SRIO实现结构，SRIO IP核左侧通过接口模块与用户逻辑相连，右侧通过输出引脚与DSP相连。IP核可划分为5个部分：RapidIO逻辑和传输层（LOGIC）模块、 RapidIO物理层（PHY）模块、RapidIO缓冲区(Buffer)模块、寄存器管理（Register Manager）模块、参考时钟和复位模块。根据不同的需求，用户可以选择使用物理层包封装（phy_wrapper）或者RapidIO包封装（rio_wrapper），本文选择使用RapidIO包封装。

本文以IP核为基础，采用已有的整体框架，围绕目标用户接口设计接口模块。中断作为FPGA和DSP之间的握手信号，FIFO作为用户逻辑和IP核之间的数据缓冲接口。图3所示为Rapid IO接口模块实现方案。

由于FPGA在通信中作为从设备，因此接口模块中不再需要IP核接口中发起用户的功能，只保留目标用户的功能，其中目标请求/响应状态机控制各模块的时序变化。接口模块左侧与用户逻辑接口相连，右侧与IP核目标用户接口相连。

中断机制部分，向DSP发送数据时采用发送FIFO的半满标志作为读中断，从DSP接收数据时采用接收FIFO的半空标志作为写中断。发送FIFO中数据超过一定量时触发DSP读数据，接收FIFO中数据低于一定量时触发DSP写数据。用户及时有效地控制FIFO的状态，可以保证FIFO不会被写满或者被读空。用户也可以产生中断逻辑，控制DSP对FPGA内部存储空间进行读写。本文引入了中断机制和数据缓冲FIFO，利于接口对接和功能拓展，实现数据在不同芯片之间的高效传输。

3 传输性能测试

本文对DSP与FPGA之间的SRIO通信进行性能测试。DSP的工作频率为1 GHz，SRIO 接口工作速率设置为3.125 Gbps，经过物理层8B/10B编码，数据包的实际传输速率为2.5 Gbps，传输方式设置为4x 模式，则理论数据传输速率应为10 Gbps。由于数据包的打包和解包等操作，实际速率会小于理论值。

表2是使用NWRITE和NWREAD对不同数据包进行通信速度测试的结果。在传输数据为32 字节时，考虑到数据包操作时的开销，与理论值比率仅为1.1%，很大一部分时间被花费在数据包的打包和解包的处理中，随着传输数据量的增加，SRIO的实际传输效率不断增大，最终维持在7 800 Mbps。经过多次反复实验，该统计结果稳定可靠，并且没有出现丢包误码的情况。

 

结语

本文针对当今高速信号处理系统对芯片间数据传输的需求，研究异构处理器DSP和FPGA间的数据传输技术。DSP端基于CSL库实现了SRIO的主设备通信，FPGA端基于RocketIO IP实现了从设备通信，并采用中断实现异构处理器之间的握手信号，经测试达到较高的传输速率。本文研究内容也适用于同系列的其他处理器之间的数据通信，具有较高的应用价值。