图像数据和传输 - Zynq的JPEG图像压缩系统对图像的有效压缩、较低损失的实现方法

图像数据获取部分主要目的是采集需要压缩处理的图像数据，包括图1中的传输通信模块和图像数据采集模块。本系统平台提供两种实现方式:一种面向实际图像传输应用，通过在嵌入式硬件平台中直接连接数字图像传感器来获取图像数据进行处理；另一种则面向图像处理算法的调试验证，由PC机通过以太网或串口发送特定的图像数据到嵌入式平台中进行图像处理算法的验证。这两种图像数据采集方式均由ARM部分编写相应的驱动程序进行实现。

图像编码处理部分是该系统平台的核心，包括图1中的预处理模块和图像JPEG编码模块。这部分是基于Baseline JPEG算法实现的[7]，主要包括图像的色彩空间变换、排序、二维离散余弦变换(2DDCT)、量化、Z字扫描和熵编码等模块，图像经该算法处理后即可得到压缩数据。该部分由ARM和FPGA协同处理实现。

压缩后数据传输部分是指将压缩后的数据由嵌入式硬件平台通过图1中的传输通信模块发送至PC机端,完成图像的解码显示。对于串口发送这一方案，由于传输速度慢，只适用于图像处理算法的验证，要实现PC机端图像的实时显示则需要通过以太网传输。该部分的具体实现在ARM端进行。

其中针对图像数据获取和压缩后数据传输这两部分在ARM端的软件实现，本系统在Zynq7000 SoC的ARM CortexA9双核中移植了Ubuntu Linux操作系统，其具备大量可利用的开源函数库资源，极大地方便了图像传感器驱动和以太网通信的实现。

2 Baseline JPEG编码单元的设计与实现
本系统是在ZedBoard平台上实现的，图像数据的采集由ARM端完成，要实现JPEG编码算法在FPGA中的硬件加速，FPGA需要与ARM进行通信从而获取到需要压缩处理的图像数据。系统中ARM与FPGA核间通信采用的是Zynq7000片内的高性能通信总线AXI_HP，通过DMA的形式进行数据传输，AXI_HP总线最高位宽为64位，理论通信带宽最高可达1200 MB/s。

由于Baseline JPEG编码是使用以DCT为基础的顺序编码工作方式，在编码过程中，先将原图像分割成8×8的数据块（如果是彩色图像，需先进行色彩空间的变换），图像子块按照一定的扫描顺序依次输入，对每一个8×8尺寸图像子块使用二维离散余弦变换去除图像数据在空间上的相关性，然后根据指定的量化表进行数据的量化处理，减少数据大小，再对数据进行Z字扫描，便于数据编码，接着根据指定的熵编码表进行编码，减小数据编码长度，最终得到压缩图像的编码数据。为了充分发挥AXI_HP总线最高64 位传输位宽以及FPGA并行处理等特性，本模块将简单的图像预处理部分在ARM部分进行实现，而2DDCT、量化、Z字扫描、熵编码等部分则在FPGA部分进行硬件加速实现。

2.1ARM部分软件的设计
图像压缩编码部分在ARM端的软件实现主要是完成图像预处理的功能，具体包含色彩空间的变换以及图像数据的排序两个部分。

2.1.1色彩空间变换
JPEG是针对连续色调（灰度和彩色）静止图像压缩编码的标准，由彩色图像传感器获取到的图像通常是由RGB(即红绿蓝)三种颜色分量组成，彩色图像进行JPEG压缩前需要进行色彩空间的转换，通常转换为YCrCb空间，包含一个亮度分量和两个色度分量，由灰度图像传感器获取的灰度图像只有单一亮度分量，不需要转换。

RGB与YCrCb空间转换关系如下：

 

在进行2DDCT前，需要将图像像素值转换为有符号数，即将幅值减去128，所以使用式(1)进行色彩空间变换时，得到的每个分量值还需减去128以转换为有符号数。这些转换含有浮点运算，为提高处理效率，在ARM端软件实现时可将各浮点运算的结果制成表格，进行色彩空间转换时通过查表的方式实现，节省了浮点运算占用的处理时间。

彩色图像的压缩处理是将色彩空间变换后得到的Y、Cr、Cb三个分量按照灰度图像（单一Y分量）的压缩方法分别进行压缩。本文中主要以Y分量（灰度图像）的压缩为例进行介绍，其他分量的处理方法类似。

2.1.2图像数据排序
JPEG压缩编码是以8×8数据块为基本单元进行编码，一幅图像中所有图像子块是以从左到右、自上往下的顺序进行处理的。本系统在ARM端完成色彩空间的转换得到亮度值后，先对图像数据按照处理顺序进行了重新排列，再通过64 位宽的AXI_HP总线将数据传输给FPGA端进行后续处理。通过这样的设计，FPGA端获取到重新排列后的数据后,便可以直接进行以8×8数据块为基本单元的压缩处理流水实现，无需涉及到图像数据的存储等待时间，可减少总体处理时间。

2.2FPGA部分软件的设计
本系统中在FPGA部分主要是完成对预处理后数据的压缩编码，具体包含2DDCT、量化、Z字扫描以及熵编码4个模块。

2.2.12DDCT
对于2DDCT（二维离散余弦变换）的实现，本文采用行列分解快速算法，先对8×8图像子块的所有行完成一维离散余弦变换(1DDCT)，再对变换结果的每一列进行一维离散余弦变换，就可以得到2DDCT的结果。该部分具体实现框图如图2所示，针对AXI_HP总线最高64 位传输位宽的特性，即可实现8个像素的图像数据并行输入，其中行列处理的转换是通过控制8个64位输入、8位输出FIFO的读写进行实现的。1DDCT模块采用Leoffler DCT算法进行优化实现[8]，大量减少了乘法器资源的消耗，其中涉及到的浮点小数乘法运算采用定点整数乘法进行替代。

 

图2 2D_DCT实现框图