- 基于CPLD的FPGA快速动态重构设计

FPGA 最后生成的执行文件有二进制和ASC II文本形式两种。为了便于烧写进FLASH, 方案选择生成ASC II文本形式的位流文件, 它是用ASCII码0或1表示生成的设计文件中的0或1信息。

整个步骤如下:
( 1)将多个设计文件版本按照分配好的地址烧写入FLASH;
( 2) CPLD 内部的控制逻辑首先将FPGA 的PROG_B管脚拉低必要的时间, 清除FPGA 中配置存储器的内容, 同时在PROG _B 变高后继续拉低FPGA 的IN IT _B 一段必要的时间然后置高, 采样配置方式管脚M0、M1、M2;
( 3)接着CPLD 中的地址产生器输出当前版本的起始地址, 对FLASH 进行读操作, 从FLASH 中读取的数据在配置时钟的作用下输给FPGA 的数据配置管脚, 然后FLASH 的文件地址加1, 这样依次将数据输给FPGA, 直至配置过程结束;
( 4)配置数据输完后, 如果CRC 校验正确, FPGA则进入启动阶段, FPGA 的DONE 信号变高, 结束CPLD 内部的配置程序, FPGA 进入工作状态;
( 5)如果CRC 校验不正确, FPGA 拉低IN IT_B,放弃配置, 这时CPLD会检测到IN IT_B 信号的下降沿, 复位配置程序, 并将FPGA的PROG_B 管脚再次拉低, 重新开始配置。

配置过程中, 最大频率主要由FLASH的读取时间和数据输入的建立时间决定。FLASH 的读取时间一般远远大于数据输入的建立时间, 因此它是造成配置速率不能提高的瓶颈, 从而也决定了最大配置频率。目前FLASH 的随机读取时间通常为70~90 ns, 因此FPGA 的最大配置频率在10MHz左右。

4 应 用
在工程中, 利用大容量FLASH 芯片和CPLD成功实现了对300万门FPGA XC2VP30 的动态加载,其实现方法是将FPGA 的加载模式设为从并模式,加载版本设为4个, 利用DSP事先将4个软件版本烧写进FLASH。

设计采用一片CPLD来控制XC2VP30的配置逻辑和版本管理。当DSP收到外部送来的模式切换命令后确定加载版本, 然后送给CPLD版本切换信号和所需的版本信息。这时CPLD 启动配置逻辑程序对FPGA进行加载。加载过程中, 如果CRC 校验出错, IN IT_B变低, CPLD检测到INIT_B下降沿后重新加载FPGA。如果连续检测到5个INIT_B 下降沿, CPLD放弃加载, 上报错误信息。其工作原理如图4所示。

在本应用中, FPGA 的加载时钟选择的是10MHz, 而XC2VP30 的配置位流文件大小为11589984 bit， 完成一次加载的时间大约需要145ms。测试表明, 本加载方法稳定可靠, 性能良好。

5 小 结

本文设计的基于CPLD的FPGA 快速动态重构方法, 加载速度明显快于DSP或其它CPU 上秒的加载速度。由于FLASH 具有容量大封装小的特点, 使这种配置方法在小型化硬件平台设计中占有优势,而且以后随着FLASH 读取时间的缩短和FPGA 配置数据位数的扩展, 加载时间会大大地缩短, 更能满足设计要求。同时, 这种方法不依赖国外专用配置芯片, 提高了硬件设计灵活性。