- FPGA的理想的复位方法和技巧

图 3 所示的复位桥接电路提供了一种机制，可以对复位进行异步断言（故在无有效时钟的情况下也可以进行）以及对复位进行同步取消断言。在这个电路中，假定两个触发器的 SR端口具有异步置位功能 (SRVAL=1)。

可以使用该复位桥的输出来驱动给定时钟域的异步复位。这种经过同步的复位能够使用触发器的异步 SR 端口对该时钟域中的所有存储元件进行初始化。器件中的每个时钟域仍需要一个单独的、经过同步的、由单独复位桥生成的全局复位。

技巧 2：复位桥接电路实现了一种安全的机制，可以同步地对异步复位取消断言。使用复位桥接电路，每个时钟域都需要全局复位的局部版本。

在图 3 所示的电路中，假定为复位桥和相关逻辑提供时钟信号的时钟 (clk_a) 是稳定且无误的。在 FPGA 中，时钟信号可以直接来自片外的时钟源（理想的情况下是通过有时钟功能的引脚获得），或者可以用 MMCM 或者锁相环(PLL) 在内部生成。任何用于生成时钟的MMCM 或者 PLL 在复位之后都需要进行校准。因此，可能需要在全局复位路径中插入额外的逻辑来稳定时钟。

技巧3：在对 FPGA 的全局复位取消断言之前，确保由 MMCM 或PLL 生成的时钟是稳定且被锁定的

图 4 是 FPGA 中典型的复位实现方法。

赛灵思寄存器的 SR 控制端口属于高电平有效。如果 RTL 代码描述的是低电平有效的设置/重设/预设/清除功能，那么综合工具在驱动寄存器的控制端口之前，必须首先推断出一个反相器。由于必须使用查找表来完成反相操作，所以需要一个 LUT 输入。这个因使用低电平有效的控制信号而增加的逻辑可能导致运行时间延长，器件利用率下降。而且它还会给时序和功耗造成不利影响。

那么底线是什么呢？在 HDL 代码或者实例化组件中尽量使用高电平有效的控制信号。在无法控制设计中控制信号的极性的时候，应在代码的最顶层对信号进行反相操作。用这种方法进行描述，推断出的反相器可以并入 I/O 逻辑中，无需占用额外的 FPGA 逻辑或者布线。

技巧 4：高电平有效复位能够实现更高的器件利用率，并可改善性能
值得注意的是，FPGA 不是一定需要全局复位。全局复位和设计中的其它线路一样，要争用相同的布线资源。全局复位一般具有高扇出，因为它需要扩展到设计中的每一个触发器。这样会消耗大量的布线资源，对器件的利用率和时序性能造成不利影响。由此，有必要探索出不是建立在完整的全局复位基础之上的其它复位机制。

在配置或重配置赛灵思 FPGA时，每一个单元（包括触发器和 block RAM）都需要进行初始化，如图 5 所示。因此，FPGA 配置具有与全局复位一样的效果，因为它能将 FPGA中的每一个存储元件的初始状态都设置为已知状态。

可以从 RTL 代码中推断触发器初始化值。图 6 的示例说明了如何对 RTL中寄存器的初始化进行编码。FPGA 工具能够综合这些信号的初始化，尽管通常会误以为做不到。底层 VHDL 信号或者 Verilog 寄存器的初始化值会成为推断出的触发器的 INIT 值，这个值会在配置的过程中被加载到触发器中。