- 基于FPGA的控制接口电路设计

(2)纠错模块。当NAND Flash进行读操作时，读出的数据将会被ECC码生成模块重新计算ECC码。当主控制器读完一页的所有2 010字节数据后，ECC模块开始读取事先写入的FffX2校验码，这些校验码按字节移人查错模块的移位寄存器中。当3字节校验码移入寄存器后，查错模块将其与新牛成的ECC码做异或运算并确定错误类型及位置，同时将错误信息存入一个14位的寄存器中。

(3)状态控制模块。ECC模块的状态控制部分控制整个ECC模块的工作时序，见图4，同时根据当前的状态信息输出状态信号。对于读操作，计算一次ECC码需要512字节，因此每次至少要读出512字节的数据。为简单起见，我们只对N趟蛔Flash进行整页的读操作，总线上传输前2 048字节数据时，ECC模块计算ECC码，传后12字节数据时，ECC模块将其存下，待数据传输完毕后进行校验，将存下的E(℃码与计算出的ECC码进行按位异或，确定数据的正确性。对于写操作，与读操作类似，写操作也要以整页为单位进行。数据一边传入NAND Flash，ECC模块同时计算ECC码。当主控制模块传人第2 010字节数据后，ECC模块接管数据总线，将自己计算出的ECC码传人NAND Flash。对于查错操作，当主控制器下0x23指令时进入该状态。将每页2 048字节数据共产生的8字节错误信息，包括错误的位置及种类传送给主控制器，对于其它操作指令直接传给NAND Flash芯片。

 

5 控制接口电路的验证

对块擦除指令、页读取指令、页编程指令、重置指令进行功能仿真。地址0XFFA为指令寄存器，0x6代表块擦除，0x0代表页读取，0x8代表页编程，0xF代表重置。仿真结果如图5~图8所示。通过和NAND Flash器件要求的时序图对比可以看出，控制器输出的信号完全符合器件的要求。

6 结束语

本文在分析了NAND Flash产品特性的基础上，给出了NAND Flash控制接口电路的设计方案和验证结果。本文的创新点是采用同步设计和FSM设计方法，控制接口电路能够正确地将以SRAM时序输入的块擦除、页读取、页编程、ID读取、重置、状态读取操作指令转化为NANDFlash器件要求的操作时序，大大简化了NAND Flash的读写控制时序。另外，接口控制电路还能实现ECC功能，具有512个字节中发现2比特错误、纠正l比特错误的检错纠错能力。接口控制电路的各个指令操作功能在Xilinx的Spartarr3 Board上得到了验证，工作最高频率达到100MHz。