- 基于DSP和FPGA的实时目标搜索跟踪系统设计

本系统选用的FPGA 型号为Xilinx XC2300E,属于XC2000 系列, 等效门数为6 912, 封装形式为PQFP208。FPGA作为连接DSP与视频编码器( Philip s SAA7105)的桥梁,即在DSP输出的视频数据流上添加FPGA环节,完成视频叠加任务。同时, FPGA还实现对各种控制信号的逻辑组合和变换等。

按照系统各个功能模块划分, FPGA的功能有:
a)通过EM IF (扩展存储器接口)控制8个系统指示灯。
b)通过EM IF 控制8 个GP IO (通用输入/输出位) ;
c)产生EM IF缓存的控制信号D IR 和OEz。
d)为PLL1708时钟发生器提供串行控制接口。
e)为Flash存储器提供3个控制位。
f)实现对串口UART(通用异步收发器)和视频解码器中断的逻辑控制,并产生送给DSP的边缘触发信号。
g)当DSP视频端口送出的视频数据为8位时,将视频数据直接送往视频编码器。
h)当DSP视频端口送出的视频数据为16位时,由于16位数据在时钟上升沿输出给FPGA, FPGA将其转换为双时钟模式,即前8位在上升沿输出,低8位在下降沿输出。
i)为DSP输出的视频数据提供一个CLUT (颜色查询表) 。这里CLUT作为一块RAM区,写入使能信号由地址编码器控制。内部依次存储的数据包括Y(亮度) 、Cb (饱和度) 、Cr (色度) ,利用这三者的数据组合来显示128种颜色。需要特别说明的是,每个颜色单元分配了2 4 bit , 其中0 bit ～7 bit为Y, 8 bit ～15 bit是Cb, 16 bit～23 bit是Cr,这样安排是为了方便CLUT的写入和读取。通过查询颜色代码,可将取得的颜色值赋给待叠加信息,实现其颜色的可控性。

特别是FPGA内部设有一个256字节、32 bits的数据F IFO,用来存储显示信息。F IFO 存储区允许写操作,数据写入的方式采用DMA,其格式采用32 bit输入。FPGA从F IFO 中取得数据后与视频数据进行叠加,产生新的视频数据流输出。

OSD (On_Screen_Disp lay)混合模块是FPGA的核心部分,它接收逻辑控制单元的控制,判断是否需要叠加F IFO 送来的显示信息。若否,则说明无叠加信息,只输出原有视频数据;若是, OSD转换模块数据首位被激活, CLUT数据与视频数据混合叠加后输出。由于DSP送出的视频数据采用BT. 656模式,且为16 bit宽度,所以这里设计了一个DDR模块,其功能是在时钟的上升沿输出灰度数据,下降沿输出色度数据。

4　系统设计的突出特性

实践证明,利用FPGA实现视频叠加和其他辅助功能的方法能够有效地提高系统处理速度, 其可扩展性和适应性也得到加强。
a) FPGA减轻了DSP的处理负荷。系统设计的突出点在于FPGA与DSP之间采用DMA方式传输待叠加的显示信息, 通过中断的方法触发传送事件。
b) DM642和FPGA的高集成度大大简化了系统硬件设计。外围电路简单,提高了稳定性。
c) FPGA的时序逻辑调试可用软件仿真实现,降低了硬件调试难度。