- FPGA集成数据缓冲器与分离FIFO

因为在输入的数据稳定之前ASIC不能运行，建立时间就直接影响到速度的提升。由于设计工程师在FPGA中使用了大量的存储器，所以某些存储器会离I/O和逻辑门很远。结果，内部写脉冲的长度就会存在很大的差异性，并导致建立时间延长，最后使性能降低。在某些情况下，由于减少了建立时间，一个内部速度超过200MHz的FPGA将只能表现出最高120MHz的速度或者更低。相反， 200MHz的双端口存储器的建立时间和最大速度则保持恒定，并明显快于整个存储器密度范围的FPGA。如果设计工程师选择使用小型FPGA和外部多端口，性能就只会受FPGA的I/O限制。

面积和成本的考虑

封装面积是另一个有时带有欺骗性的需要考虑的问题。如前所述，在许多情况下，把一个数据缓冲器设计集成到一个FPGA可以在低密度情况下显著节省占板面积。然而，随着密度的增加，空间节省并不明显。在许多情况下，元件数量越多，却可出乎意料占用更小的空间。

例如，随着设计工程师将小型4万门FPGA换成8百万门FPGA，封装的尺寸几乎增加6倍，从256引脚球栅阵列封装(BGA)增长到1,152引脚BGA 封装。相反，FIFO和多端口存储器在不同的密度条件下，可以提供相同的256引脚的BGA封装。在这些情况下，使用一个非常大的FPGA增加存储器容量不会实现最小的占板面积。对于更高密度的选择，设计工程师可以通过组合具有足够门数的FPGA和外部多端口FIFO或者多端口存储器，得到更为有效的结果。

在许多设计中成本是至关重要的，经常迫使设计工程师对其性能做出折衷，数据缓冲器设计也不例外。不过，对FPGA存储器和分立存储器仔细的成本分析可以带来最具成本效益的选择。

FPGA 和FIFO存储器每比特成本之间的比较说明了分立存储器器件和FPGA之间主要的区别。像任何分立存储器器件一样，FIFO和多端口器件的每比特成本随着密度增加都会按合理比例持续减少。尽管存储器嵌入到一个FPGA里价格会比分立器件高，在256K以下随着每比特的成本变化速度与FIFO和多端口器件相近，而密度高于256K的FPGA每比特成本增长更快，高密度下的FPGA存储器更昂贵。

这个区别对于不得不在他们的设计中增加存储器的设计工程师来说具有很重要的意义。当设计工程师的需求已经超过一个FPGA的存储器容量时，他们必须转向到下一个更高密度的器件。更高容量的FPGA不仅迫使设计工程师为额外的存储器付出更高的成本，也迫使他们为嵌入在更高密度FPGA里的逻辑买单。此外，高密度的FPGA也要求大的封装来满足额外的 I/O，所以也增大了电路板空间站用。使用分立的FIFO或多端口器件的设计可以利用引脚上兼容的下一代高密度器件，来增加额外的存储器IC或替代现有的存储器，从而简便地扩展容量。因此，使用分立器件增加存储器的成本实际上保持不变，使用FPGA增加存储器的成本却不断增加。

引脚兼容的分立FIFO和多端口存储器产品系列的可用性也在很大程度上影响设计的灵活性，它使设计工程师能够升级性能或推出另一个有不同性能的终端产品。而改变FPGA里的设计实现，通常需要重新编辑、改变计时和进行其他调节。

可靠性是设计中需要考虑的另一个问题。缩小工艺尺寸和降低工作电压有助于增加存储器的密度。但是，降低容量和降低电压也会增加SRAM单元里的软错误 (soft-error)。由于FPGA比FIFO和多端口更趋向采用更小更低电压和尺寸，也会出现更多的软错误。工作在高电压下使用FIFO和多端口的存储器将很少受到软错误的影响，而且可以提供更高的性能。