PlanAhead软件 - FPGA设计中的时序问题的详细分析与解决方案

软件会将PlanAhead项目组织到几个不同的窗口。左上窗口是物理分层窗口，描述了设计中的当前区域组。选定窗口在下面，包含了当前选定的数据详细信息。中间窗口是网表窗口，给出了整个网表的分层结构。最右侧窗口是器件观察窗(Device view)，里面已经充满了设计实施完成后的逻辑。

然后，将时序分析报告(TWR/TWX)导入到PlanAhead工具中。选择“File→Import TRCE Report”。这一步将时序报告数据添加到底部窗口。按照时序余量(timing slack)对这一窗口进行排序可以将焦点首先集中于违反时序要求最多的地方。经常的情况是解决了这些时序偏差最大的地方所存在的问题也就解决了整个设计的时序问题。

 

图1. PlanAhead 10.1版显示出已实施的设计，一条时序失败路径高亮显示。

 

一旦选择了一条时序失败的路径，PlanAhead软件就会选定时序失败路径上的实例和连接。按F9键放大显示选定的部分。这儿的事情显得有些复杂。必须进行一定的审查和思考才能够明显布局布线工具将基本单元(primitive)放在某个地方，以及为什么对于当前的特定设计来说还有更好的方法。

可以放大显示任何高亮的基本单元。鼠标点击一个基本单元并拖动，可以更好地观察其连接情况。在网表窗口，还可以移动到包含了所选实例的顶层模块。鼠标右击模块名称并为选定的实例选择颜色，这样就可以显示出这一模块在芯片中的布局，以及组内单元是靠近还是散开的。

可能发现有时需要更好地锁定特定的基本单元。Block RAM和DSP模块的自动布局是导致时序失败的常见原因。很容易发现布局布线工具将Mult18安排的位置很不好。时序失败路径中的块RAM输出连接到Mult18，后者的输出又馈送到进位链。块RAM在上部、Mult18在下部，而逻辑部分又位于上部。如果布线不需要上上下下、边边角角地来回绕，该路径应当可以满足时序要求。

时序问题不同，在PlanAhead软件中处理这些时序问题的解决方案也跟着变化。在PlanAhead设计工具中解决时序问题需要不断实践。该解决方案体现以下操作步骤中：
1. 选择高亮显示失败的时序路径。
2. 右击路径上的某个实例，选择“Highlight With →color of choice”。
3. 在左侧栏中，将底部第二个Mult18释放。右击“Unplace。这将为时序失败的块RAM腾出空间。
4. 点击拖动底部的Mult18向左上移动一个位置。
5. 点击拖动右边的块RAM到底部左侧的自由块RAM位置。
6. 选定失败的时序路径，确认路径看起来是优化的。
7. 选择“Tools→Clear PlacementConstraints”。点击第一个选项中的“Next”。
8. 选择“Unplace All But SelectedInstances”。在余下的向导步骤点击“Next”。
9. 如果希望在“PlanAhead软件外运行实施流程，选择“File →Export Floorplan”。
10. 工具会输出一个新的文件名为“top.ucf”的UCF文件。你可直接使用这一文件，或者将文件中的约束加入到原始UCF中。
11. 另一个选择是在PlanAhead软件内运行实施工具。

选择“Tool→Run ISE Place & Route with ExploreAhead。

ExploreAhead提供了许多很好的功能，包括：自动从器件观察窗导入约束到UCF；简化了从ExploreAhead中运行的布局和时序结果的导入。

 

图2. PlanAhead 10.1版软件显示出将DSP48和块RAM锁定后的正确路径。

 

Pblock和底层规划

如果发现布局中有许多时序失败路径，手工布局调整通常无法解决问题。反过来，应当创建区域组。创建区域组(Pblock)的方式之一是在网表窗口中右击模块名字并选择“Draw Pblock”。然后在器件观察窗中希望放置区域组的地方画一个长方形。

工具会创建一个Pblock，同时会显示有关的详细信息。属性窗口会显示Pblock需要的逻辑资源以及画出的长方形区域组中可用的资源。

设计的底层规划是一个需要深度交互的过程。你可能会发现需要反复多次调整区域组才能够达到目标。请记住有时创建的区域组越小越少越好。你并不是总需要将整个模块固定为区域组。集中于时序失败的基本单元，将它们组合为区域组并单独为其进行底层规划。