- 基于FPGA的ADC0809控制电路

　　注意事项：

　　①电阻R2用于限流，发光二级管D1用于指示电源是否接通

　　②电容C1、C2用于滤波

　　③滑动变阻器R1接AD采集输入口IN3主要用于测试精确AD是否正常工作

　　④排针用于连接FPGA和方便调试

　　⑤AD信号线与FPGA接口直接相连

　　⑥AD的工作频率由FPGA分频直接提供

　　5. 软件设计

　　5.1. 程序流程图

　　图5-1：程序流程图

　　确认AD转换完成有三种办法，分别是定时传送办法、查询方式、中断方式。本作品采用查询方式，即查询EOC的状态，即可确认转换是否完成，并接着进行数据传送。

　　附录：verilog程序

　　/*FPGA实现的程序：（verilog）

　　module AD0809（clk， //脉宽（至少100ns）

　　rst_n，

　　EOC， //约100us后EOC变为高电平转换结束

　　START， //启动信号，上升沿有效（至少100ns）

　　OE， //高电平打开三态缓冲器输出转换数据

　　ALE， //高电平有效，选择信道口

　　ADDA， //因为ADDB，ADDC都接地了，这里只有ADDA为变量

　　DATA， //转换数据

　　Clk500k，

　　DATA_R）;

　　output START，OE，ALE，ADDA，clk500K;

　　input EOC，clk500K，rst_n;

　　input［7:0］ DATA;

　　output［7:0］ DATA_R;

　　reg START，OE，ALE，ADDA，clk500K;

　　reg［7:0］ DATA_R;

　　reg［4:0］ CS，NS;

　　Reg［5:0］ counter;

　　/**********************产生AD时钟500Khz***********************************/

　　always @（posedge clk）

　　begin

　　if（counter==6‘b11_0010）

　　begin

　　Clk500K《=~clk500k;//1000HZ

　　counter《=6’b0;

　　end

　　else

　　counter《=counter+1‘b1;

　　End

　　/****************************编码*******************************************/

　　parameter IDLE=5’b00001，START_H=5‘b00010，START_L=5’b00100，CHECK_END=5‘b01000，GET_DATA=5’b10000;

　　/**********************利用有限状态机设计AD工作流程************************/

　　always @（posedge clk500K）

　　case（CS）

　　IDLE：

　　NS=START_H;

　　START_H：

　　NS=START_L;

　　START_L：

　　NS=CHECK_END;

　　CHECK_END：

　　if（EOC）

　　NS=GET_DATA;

　　else

　　NS=CHECK_END;

　　GET_DATA：

　　NS=IDLE;

　　default：

　　NS=IDLE;

　　endcase

　　always @（posedge clk500K）

　　if（！rst_n）

　　CS《=IDLE;

　　else

　　CS《=NS;

　　always @（posedge clk500K）

　　case（NS）

　　IDLE： //停止转换状态

　　begin

　　OE《=0;

　　START《=0;

　　ALE《=0;ADDA《=1;

　　end

　　START_H：

　　begin

　　OE《=0;

　　START《=1; //产生启动信号

　　ALE《=1;

　　ADDA《=1;//选择信道口IN0

　　end

　　START_L：

　　begin

　　OE《=0;

　　START《=0;

　　ALE《=1;//启动信号脉宽要足够长，在启动的时候ALE要一直有效

　　end

　　CHECK_END：

　　begin

　　OE《=0;

　　START《=0;

　　ALE《=0;

　　end

　　GET_DATA：

　　begin

　　OE《=1; //高电平打开三态缓冲器输出转换数据

　　DATA_R《=DATA;//提取转换数据

　　START《=0;

　　ALE《=0;

　　end

　　default：

　　begin

　　OE《=0;

　　START《=0;

　　ALE《=0;

　　ADDA《=0;

　　end

　　endcase

　　endmodule