接口电路 - 基于AD574A的脑电信号采集及在线仿真

2、AD574A与FPGA的接口电路

系统采用FPGA来控制AD574A的工作时序，进行A/D转换，然后将转换后的数据以十六进制的数据显示出来。选择的FPGA芯片为Altera公司CycloneII系列的EP2C8Q208C8，其与AD574A的硬件连接图如图3所示。首先FPGA输出使CS/、CE有效，处于转换工作状态，然后使R/C启动转换。转换结束，FPGA在STS由高电平变为低电平之前不能读取转换数据。当STS变成低电平之后，FPGA便可将输出信号拉高，这样转换的数据就会呈现在数据线上，FPAG读入该数据后，在数码管上显示出来。

四、软件实现

根据AD574A的工作原理，在QuartusII9.0中采用VHDL进行程序设计。针对系统的高速和可靠性要求，软件设计采用有限状态机FSM控制，其原理图如图4所示。包括主控时序进程（REG），主控组合进程（COM）和辅助进程（LATCH）。

其中主控组合进程的VHDL如下：

COM1: PROCESS(c_st,STS)
 BEGIN CASE c_st IS
 WHEN s0=> n_st <= s1;
 WHEN s1=> n_st <= s2;
 WHEN s2=> IF (STS='1') THEN n_st<= s2;
 ELSE n_st <= s3;
 END IF;
 WHEN s3=> n_st <= s4;
 WHEN s4=> n_st <=s0;
 WHEN OTHERS => n_st <= s0;
 END CASE ;
 END PROCESS COM1 ;
COM2: PROCESS(c_st)
 BEGIN
 CASE c_st IS
 WHEN s0=>CS<='1';A0<='1';RC<='1';LOCK<='0'; --初始化
 WHEN s1=>CS<='0';A0<='0';RC<='0';LOCK<='0'; --启动转换
 WHEN s2=>CS<='0';A0<='0';RC<='0';LOCK<='0'; --等待转换
 WHEN s3=>CS<='0';A0<='0';RC<='1';LOCK<='0';--12 位并行输出有效
 WHEN s4=>CS<='0';A0<='0';RC<='1';LOCK<='1'; --锁存数据
 WHEN OTHERS =>CS<='1';A0<='1';RC<='1';LOCK<='0'; -- 返回初始态
 END CASE ;
 END PROCESS COM2 ;主控时序进程的 VHDL 如下：
 REG: PROCESS (CLK)
 BEGIN
 IF (CLK'EVENT AND CLK='1') THEN c_st <= n_st;
 END IF;
 END PROCESS REG ;