- 基于 FPGA 的高效应用

以软件为中心的方法

使用 QuickPlay 实现整个设计流程相当简单直观：

1. 开发硬件引擎的 C/C++ 语言功能模型。

2. 使用标准的 C/C++ 语言调试工具来验证功能模型。

3. 指定目标 FPGA 平台和 I/O 接口（PCIe、以太网、DDR、QDR 等）。

4. 编译并构建硬件引擎。

该流程看似简单，但如果要无缝地工作，关键在于保证生成的硬件引擎在功能上与初始软件模型完全相同。换言之，功能模型必须具有确定性，这样无论硬件实现方案的运行速度有多快，软硬件执行的结果都是完全一致的。

但令人遗憾的是大多数并行系统都属于非确定性执行。例如多线程软件执行取决于 CPU、操作系统以及运行在同一主机上的无关进程。多次运行相同的多线程程序可能会得到不同的行为。硬件中这样的非确定性将会是一场灾难，因为这样会要求在电气波形层面调试硬件引擎本身，从而妨碍工具为软件开发人员抽象硬件的目的。

QuickPlay 使用直观的数据流模型，能从数学角度保证可确定性执行，与执行引擎无关。该模型由称之为内核的并行功能组成，负责与流通道进行通信。因此它与软件开发人员在白板上勾勒应用草图关联紧密。为确保行为的确定性，这些内核必须彼此进行通信，以防发生竞态条件和死锁等数据冲突。实现这一要求的方法是使用具备下列特点的流通道：（1）基于 FIFO，（2）阻塞式读取和阻塞式写入，以及（3）点对点。

这些就是 PLDA 据以构建 QuickPlay 的计算模型—— 卡恩进程网络（KPN）的特点。图 2 的QuickPlay 设计实例描述了 KPN 模型。

图2 — QuickPlay 中的设计实例

任何内核的内容都可以是任意 C/C++ 语言代码、第三方 IP，甚至是 HDL 代码（对硬件设计人员而言）。QuickPlay 采用相当简单直观的设计流程（图 3）。

图 3 — QuickPlay 采用简单直观的设计流。

当您完成软件调试阶段，并且纠正了所有的功能问题，就无需在硬件层面上进一步开展调试。

下面详细介绍 QuickPlay 设计流程的每一个步骤。

步骤 1 ： 纯软件设计。在这个阶段，您可以用C 语言添加并连接处理内核，创建自己的FPGA 设计，然后使用自己的主机软件来指定通信通道。QuickPlay 基于 Eclipse 的集成开发环境（IDE）通过简单的 API 提供 C/C++ 语言库，用于创建内核、流、流端口和存储器端口，以及从流端口和存储器端口读取/ 写入。

此外，QuickPlay IDE 还提供直观的图形编辑器，便于您拖放内核与其他设计元素并绘制流。

步骤 2 ：功能验证。这一步的重点是确保步骤 1编写的软件模型能正确工作。实现的方法是先在桌面上编译软件模型，然后使用测试程序发送数据到输入以执行软件模型，最后验证输出的正确性。并行执行 FPGA 设计的软件模型，为每个内核提供独立的线程，以模拟实际硬件实现的并行性。

然后您可以使用标准软件调试方法和工具，如断点、检测点、分步执行以及格式化输出函数来调试软件模型。（在实现到硬件中之后您可能还想运行更多测试。我们将对此做简要描述。）从设计流程来看，这是您完成全部验证工作的步骤。一旦您完成这个调试步骤，您完成这个调试步骤，并且纠正了所有的功能问题，您就无需在硬件层面上进一步开展调试。

需要提醒的是： 功能模型完全不涉及任何硬件基础架构元素。上述实例的重点是简单的两功能模型。图1 中添加的系统构成（如通信组件、控制层面、时钟及复位）在这个建模和验证阶段完全不涉及。

步骤 3 ： 硬件生成。这一步用于从用户的软件模型生成 FPGA 硬件。它涉及三个简单的操作：

1. 在 QuickPlay GUI 的下拉菜单中选择您想要实现到自己的设计中的 FPGA 硬件。QuickPlay 能够使用品种不断丰富的现成开发板来实现设计。这些开发板采用先进的赛灵思All Programmable FPGA、PCIe 3.0、10 Gb 以太网、DDR3 SDRAM、QDR2+SRAM 等。