HLS系列 – High Level Synthesis(HLS) 的端口综合7

在前几章里，已经分别介绍了BlockLevel Interface，Port Level Interface中的NoI/O Protocol和AXI4。本章里着重介绍下Port Level Interface的另一个子类别：MemoryInterface：

Memory Interface中分为3个子类别，分别是：ap_memroy，bram和ap_fifo。

ap_memory和bram：
数组通常都被综合成ap_memory端口，它用来同外部的RAM或者ROM进行数据交互，并且带有地址信号，意味着对数据的存取顺序可以随机/任意。如果对外部存储资源的访问是顺序的，那么可以考虑ap_fifo端口，它用来同FIFO进行通信，不带有地址信号，并且综合后所用的资源开销会减小。

ap_memory和bram约束的含义是完全一样的。使用时唯一的区别是，当把HLS综合后的IP用VivadoIP Integrator互联时：
1. ap_memory呈现的是离散的端口。
2. bram呈现的是一组总线。

Note：使用ap_memory时，最好同时使用set_directive_resource命令，明确指定array使用什么类型的RAM资源去实现。如果没有指定，那么HLS会自己决定在single/dual-port RAM中二选一。

下面是一个名字为'd'的array，被综合成single port block ram时的端口时序图：

ap_fifo：
假如对memory的访问时顺序的，那么可以考虑把端口综合成ap_fifo型，它没有地址端口，资源上会更节约。被ap_fifo约束的端口，其访问顺序必须得是顺序的，如果HLS工具检查出违例，那么就会提示错误；如果HLS工具不确定是否一定是顺序访问的，那么会提示警告！
下面是一个违例的例子，对指针in的访问并没有按照顺序进行：

假如上述函数的in1被约束为用ap_fifo实现，那么HLS工具就会报错！

Note：ap_fifo不能约束inout型端口。如果一个变量即被read，又被write，那用ap_fifo实现就会报错！

下面是ap_fifo端口读写的时序图：
1. 读操作是FIFT模式，当fifo不空时，才能发起读操作。
2. 写操作要观察In_full信号，当fifo满时，不能写入。