深入浅出玩转Xilinx Vivado工具实战设计技巧 - 全文

Xilinx采用先进的 EDA 技术和方法，提供了全新的工具套件Vivado，面向未来“All-Programmable”器件。Vivado开发套件提供全新构建的SoC 增强型、以IP和系统为中心的下一代开发环境，以解决系统级集成和实现的生产力瓶颈，可显著提高设计生产力和设计结果质量，使设计者更好、更快地创建系统， 而且所用的芯片更少。

为了能让工程师尽快掌握最新的开发工具Vivado，加速产品更新及上市进程，依元素科技推出为期2天的高级培训班。本课程将为经验丰富的 ISE? 软件用户提供更新知识，帮助他们使用 Vivado? Design Suite，同时也为Vivado初级用户进一步掌握实用技巧提供支持。了解相关数据库和静态时序分析 (STA) 机制，利用 Tcl 进行设计导航，创建 Xilinx 设计约束 (XDC) 、分析静态时序报告、如何实现时序收敛。学习如何为您的 FPGA 设计的 SDR、DDR、源同步和系统同步接口制定适当的时序约束；掌握Vivado调试流程，同时也将学习如何利用系统复位技术、同步电路技术、最优化HDL编码技术和时序收敛技术来提高设计性能和稳定性。培训中带有配套的实验和案例分析，通过理论与实践相结合，使学员能有效地掌握基于Vivado工具的设计流程及其设计技巧。

一、培训时间、地点及费用

时间： 2016年10月20日-10月21日
地点：南京
课程费用： 人民币2980元/人(含午餐、资料、学习用具)
可统一安排住宿，交通、住宿等费用自理。

二、培训对象
1. 本课程适合使用过ISE工具并且打算转换为最新的Vivado工具来开发项目的工程师
2. 计划使用7系列或最新UltraScale FPGA器件进行科研和产品开发的工程师、教学教师等工程技术人员
3. 本课程特别适合FPGA工程师在最新UltraScale或7 系列产品开发上作为提高设计生产力并加速新产品面世的进程。

三、培训特色
1. 培训为期2天，结合案例分析，全面细致地讲解基于Vivado工具套件进行设计的流程及技巧。
2. 本课程使用最新版本Xilinx 全球授权培训课件，这些课件同时也是华为、西门子、中兴、思科等等全球知名企业Xilinx培训所使用的课件，可以满足实际工程设计的需求。
3. 采用由浅入深地实战式教学，教学质量与课后获益高。
4. 本课程全部由Xilinx官方授权认证专家授课，授课教师具备十年以上项目经验，并具备华为、中兴、北电网络、安捷伦、思科等中外驰名企业或重点高校相关课程授课经验。
5. 培训基于Xilinx开发平台KC705，可以动手实战操作。
6. 课程以实验为主，实验时间占百分之五十以上。在有针对性、实用性的实验中，穿插理论课程加以总结，以提高学员的动手能力和理论水平。
7. 为学员配置齐全的实验指导手册，学员可参考手册，在教师辅导下完成全部实验。

四、培训目标
1. 熟悉使用Vivado工具套件进行开发设计的流程；
2. 学会如何进行静态时序分析并查看时钟网络分布；
3. 学会利用TCL语言进行设计及分析；
4. 学会分析时序异常并采取适合的解决手段；
5. 学会如何针对系统同步和源同步接口设置适合的时序约束；
6. 掌握设计调试的方法及基本技巧；
7. 学会如何最优化HDL编码技术和Partition技术；
8. 掌握复位技术、同步设计技术、时序收敛技术等以提高设计性能和稳定性；

五、学员基础
1. 具有一定的HDL语言基础
2. 具有一定数字设计经验
3. 基本了解FPGA架构

六、教学平台

备有Xilinx开发平台KC705，供现场实际动手操作及相关实验

七、软件工具

Vivado System Edition 2016.1

八、培训方式

本培训采用Xilinx硬件开发平台KC705及Vivado 2016.1软件开发平台，以项目案例为导向进行实战式教学。培训分为理论部分和实践部分。理论部分由资深教师辅导答疑，实践部分结合案例培养动手能力和解决实际问题能力。

九、师资团队

讲师团队来自于全球领先的可编程逻辑解决方案提供商XILINX公司的授权培训讲师及行业精英组成，具备顶尖FPGA系统设计技术，并有丰富的FPGA系统项目经验。领先的FPGA理论和丰富的实战经验，将带给学员以从不同的视角来审视和掌握FPGA系统开发的精髓，部分师资介绍：

孟宪元：清华大学电子工程系教授，具有20 年以上FPGA技术项目的开发和研究，以及大学本科和研究生的教学和实验，经历FPGA技术发展历程，积累丰富实践经验。

张剑森：Xilinx官方认证培训讲师，具有多年的FPGA开发经验及教学经验，赛灵思公司亚洲区最佳讲师之一。

十、培训收益

本课程将为经验丰富的 ISE? 软件用户提供更新知识，帮助他们使用 Vivado? Design Suite。了解相关数据库和静态时序分析 (STA) 机制。利用 Tcl 进行设计导航、创建 Xilinx 设计约束 (XDC) 并创建时序报告。学习如何为您的 FPGA 设计的 SDR、DDR、源同步和系统同步接口制定适当的时序约束；如何利用增量编译技术加快设计实现；同时也将学习如何利用系统复位技术、同步电路技术、最优化HDL编码 技术和时序收敛技术来提高设计性能和稳定性。

十一、证 书

培训结束，理论、实践双项考核成绩合格者，颁发Xilinx官方授权培训FPGA工程师证书。

十二、联系方式

依元素科技有限公司
联系人: 张剑森
电 话：18165756976 / 13826528873
E-mail： [e-mail]