Vivado中用HDL定义BRAM存储器并用updatemem合成bit文件

最近被这么一个工作折腾了好几天：一个非IPI的Vivado工程（需要全部Verilog手写），在Artix-7 FPGA中实现了一个ARM Cortex-M0 DesignStart软核（老版，没有debug模块），存放ARM程序的存储器是实现在FPGA片上RAM上的；ARM程序用Keil MDK编写，我希望在测试这个程序时，不用每次都重新综合一遍FPGA。

总体来说这个需求是：

Vivado；

全部HDL，非IPI；

无处理器（在Vivado看来M0 DesignStart不是处理器）；

存储器放在BRAM上；

替换Bitstream中的BRAM初始化，而不用重新综合整个逻辑。

这件事看上去肯定是能做到的嘛。然而Vivado要用新的updatemem命令来替换以前ISE中的data2mem，我发现在无处理器的工程上，相关资料比较少……

这里总结一下整个实现过程。使用环境是Vivado 2015.2。

先把Vivado多线程开了……
参考资料：
[Xilinx AR# 53090] Vivado - Is it possible to run Tcl commands during initialization of the Vivado or PlanAhead tools?

在Vivado安装文件夹Vivadoversionscripts中新建一个init.tcl，里面写
set_param general.maxThreads 8

这样下次运行Vivado是自动开启8线程，综合实现比较快……

将寄存器定义在BRAM上
参考资料：?
[Xilinx AR# 54778] Design Assistant for Vivado Synthesis - Help with Synthesis HDL Attribute Support - keep, keep_hierarchy, ram_style, rom_style

这个页面的附件中给出了ram_style属性的例子，以verilog为例：
module ram_inf_64x1d_2 (a, dpra, clk, din, we, spo, dpo);

parameter ADDRESSWIDTH = 6;
parameter BITWIDTH = 1;
parameter DEPTH = 34;

input clk, din, we;
input [ADDRESSWIDTH-1:0] a, dpra;

output spo, dpo;

(* ram_style = "block" *)
reg [BITWIDTH-1:0] ram [DEPTH-1:0];
reg [ADDRESSWIDTH-1:0] read_dpra;
reg [ADDRESSWIDTH-1:0] read_a;

always @(posedge clk) begin
if (we) begin
ram [a] <= din;
end
read_a <= a;
read_dpra <= dpra;
end

assign spo = ram [read_a];
assign dpo = ram [read_dpra];

endmodule

上面代码展示了如何将寄存器数组reg ram强制定义在Block RAM上，并展示了两种访问方式：

单口访问：地址a、输入数据din、输出数据spo；

输入、输出分别访问：输入地址a、输入数据din、输出地址dpra、输出数据dpo。

实际使用中可根据需要选择保留其中一组引脚。

综合后可检查Project Summary和warning看是否成功综合成BRAM。建议这段module直接使用，不做逻辑上的修改。

查看BRAM模块的实现情况
参考资料：?
[Xilinx AR# 59259] 2013.4 - Vivado IPI - write_bmm Support with non-processor Based Designs?

这个帖子是针对bmm的，但其中提到了如何查看实现出的BRAM模块的位置，以及怎样知道每个模块分配的行、列地址范围。

把工程Implement一下，然后打开Implemented Design。
在打开的Implemented Design里面Ctrl+F搜索所有的BMEM：

搜索结果长这样：

每一行就是综合出的一个BRAM模块。选中其中一行，在它的属性里可以看到：

其中比较重要的是模块的名字（比如xxxxx/ram_reg_0）、位置（比如X1Y7）、行和列的地址范围（[0:16383]和[0:1]）。

为BRAM cell添加bmm属性
参考资料：?
[Xilinx论坛] A method to fix poor combination LBM of IPI Microblaze design?

我们需要做的是在Vivado工程里添加一个xdc约束文件，包含类似下面的内容：
create_property bmm_info_memory_device cell -type string

set_property bmm_info_memory_device {[ 0: 1][0:16383]} [get_cells u_block_ram/ram_reg_0]
set_property bmm_info_memory_device {[ 2: 3][0:16383]} [get_cells u_block_ram/ram_reg_1]
set_property bmm_info_memory_device {[ 4: 5][0:16383]} [get_cells u_block_ram/ram_reg_2]
set_property bmm_info_memory_device {[ 6: 7][0:16383]} [get_cells u_block_ram/ram_reg_3]

# 后面还有好几个，最后是ram_reg_15

除了第一行定义属性之外，后面每一行都对应上面搜索到的一个BRAM模块（当然不需要初始化的BRAM就不用写了）。
这里有两个字段需要根据实际工程来改写：一个是类似[ 0: 1][0:16383]这样的地址范围，另一个是u_block_ram/ram_reg_0这样的cell名字。其他都是不用动的。
我的工程里用到了64KBytes的RAM，总共使用了16个RAMB36模块，所以我的xdc文件中有16行，最后到{[30:31][0:16383]} [get_cells u_block_ram/ram_reg_15]。

添加xdc文件之后把工程再次综合实现一遍。

添加mmi文件