- Xilinx Vivado的使用详细介绍（1）：创建工程、编写代码、行为仿真、Testbench

reg clk = 0声明了一个reg信号，并赋初值为0。
always #10 clk <= ~clk为testbench代码，让clk每隔10ns翻转一次，产生周期为20ns的时钟信号。
wire out声明了一个wire信号，用于连接到test模块的输出。
test mytest(clk, out)调用了前面写好的test模块，其中mytest是模块名称，这里的clk和out分别连接了mytest模块内部的in和out信号。这种写法类似于面向对象的编程语言中，对象的实例化，test为类名，而mytest为对象名称。同样，Verilog中调用模块时，可以实例化多个test对象。
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行为仿真

右击simu模块，选择Set as Top，将simu模块设置为仿真时的顶层模块。顶层模块类似于C编程时的入口函数，即main函数。main`函数可以调用其他子函数；类似的，顶层模块可以调用其他模块。

在Flow Navigator窗口中点击Run Simulation - Run Behavioral Simulation；或者在菜单中选择Flow - Run Simulation - Run Behavioral Simulation，即可启动行为仿真。

稍后Behavioral Simulation窗口打开，即可看到输出的仿真波形。

操作技巧

双击图中右侧的Untitled 2标签，可以最大化仿真波形窗口。在波形窗口按住Ctrl键并滚动鼠标滚轮，可以横向缩放波形；按住Shift并滚动鼠标滚轮，可以横向平移波形。

如图，可以看出clk为周期20ns的时钟信号，而out和clk的电平始终相反，即test模块中的非门工作正确。

在Behavioral Simulation窗口中的Scopes子窗口，根据模块调用关系选中mytest，在右侧的Objects窗口即可看到test模块中所有的信号（包括内部信号，即没有写到模块声明语句module(a,b,c)括号中的信号）。

右击信号，选择Add To Wave Window，可将波形添加到右侧的仿真波形窗口，保存仿真文件，再次仿真时就可以看到该信号的波形。

对于一些输出数字信号波形的情况，例如让reg [7:0] sine_out输出正弦波，仿真后右击信号，选择Waveform Style - Analog，即可以波形的形式查看信号。如图显示的就是正弦波信号（注意这里信号本身还是数字信号，并不是模拟信号，只是用软件显示出了其幅值随时间变化的波形）。

对于多位信号例如wire [7:0] p，默认使用二进制形式显示，可以根据需要修改。例如右击选择Radix - Unsigned Decimal即可设置为无符号十进制显示，如图。