IP CORE CORDIC ALGO EC/ECP CONF
2023-03-30 12:01:20
IP CORE CORDIC ALGO ECP3 CONF
2023-03-30 12:01:21
IP CORE CORDIC ALGO ECP2 CONF
2023-03-30 12:01:21
IP CORE CORDIC ALGO ECP2M CONF
2023-03-30 12:01:21
IP CORE CORDIC ALGO SC/SCM CONF
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IP CORE CORDIC ALGO XP2 CONF
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IP CORE CORDIC ALGO XP CONF
2023-03-30 12:01:21
从网上下载的CORDIC例程(应输出正弦波,仿真不对),求教,看看问题出在哪里,谢谢!
2016-02-22 11:38:05
使用Xilinx ISE 13.1的IP核CORDIC 4.0以下是提示信息:ERROR:coreutil - Exception caught when running XST synthesis
2013-09-01 20:09:00
IP核生成文件:XilinxAlteraIP 核生成文件:(Xilinx/Altera同) IP 核生成器生成ip 后有两个文件对我们比较有用,假设生成了一个 asyn_fifo 的核,则
2012-08-12 12:21:36
我有在有license生成的IP核,想移植到其它没有license的计算机上使用,请问怎样才能使用 是直接把xco和.v文件复制过去就可以刻么?
2013-10-25 23:58:02
你好,我在使用Xilinx网站的IP核时遇到了一些问题。我已经下载了Vivado Webpack,也为此同时下载了IP-Core的许可证。Vivado Webpack工作正常,但我看不到我下载
2018-12-24 13:50:01
XILINX ISE 14.7,我想建立一个工程,里面要调用之前别人的包含SRAM IP核的模块,需要使用.v和.ngc文件,可是不知道那个.ngc文件该怎么使用,是copy到自己工程目录然后在工程里面添加进去吗?为什么加进去后我的工程文件层次就乱了。。。
2015-04-18 14:21:49
。问题:我申请了license,但是还是不能生成bit流文件,还是提示license不对,求用过的人帮下忙,看是什么问题?如果谁用过jesd204b这个IP核,请联系我,有重谢。
2018-10-10 18:03:55
`Xilinx FPGA入门连载73:波形发生器之IP核CORDIC(正弦波)配置特权同学,版权所有配套例程和更多资料下载链接:http://pan.baidu.com/s/1jGjAhEm 1
2016-04-24 18:57:15
`Xilinx FPGA入门连载74:波形发生器之IP核CORDIC(正弦波)功能仿真特权同学,版权所有配套例程和更多资料下载链接:http://pan.baidu.com/s/1jGjAhEm 1
2016-04-25 08:33:11
`Xilinx系列FPGA芯片IP核详解(完整高清书签版)`
2017-06-06 13:15:16
我调用了一个ip核 在下载到芯片中 有一个time-limited的问题 在完成ip核破解之后 还是无法解决 但是我在Google上的找到一个解决方法就是把ip核生成的v文件加到主项目文件中就是上面
2016-05-17 10:28:47
用的xilinx的FFT 9.1版本的ip核 , 仿真出来的结果和我MATLAB算出来的结果差的很多,也没有倍数关系,scaled因数改了好几次,没有溢出,波形大致相同,但是数值上差的太多,已经弄了快两周了,求做过这个的讲讲经验。
2018-07-10 16:16:31
有没有大神可以提供xilinx FPGA的FFT IP核的调用的verilog 的参考程序,最近在学习FFT的IP核的使用,但是仿真结果有问题,所以想找些参考设计,谢谢
2016-12-25 17:05:38
xilinx dds IP核输出能不能改为无符号数,因为一般DA转化器只能转化正数
2015-09-29 18:30:23
用vivado2019.2建立工程,工程中调用cordic IP核进行atan求解,功能仿真时正常且满足要求;综合时正常;实现时报错提示多重驱动。
如果经cordic计算后的输出值不用于后续的操作
2023-06-06 17:17:37
如果AD2S1205采集的正余弦输入信号包络线峰峰值低于datasheet中的正余弦阈值,除了DOS和LOT引脚变为低电平之外,还会对系统造成什么影响? 难道是控制精度?
(前提是DOS、LOT引脚没有和DSP相连接)
谢谢!
2023-12-05 06:48:22
AD9788正交变频中如何调整NCO的正余弦波形?
2018-11-15 11:34:21
BRAM IP核包括哪几种类型?Vivado中xilinx_BRAM IP核怎么使用?
2021-03-08 07:11:54
的情况时,总会遇到一些以前未曾接触过的新内容,这些新内容会让我们感到陌生和恐惧,不知道该如何下手。
那么今天以xilinx vivado 为例分享学习FPGA 新IP核的正确打开方式。
一、常规
2023-11-17 11:09:22
我有个需求,要输出频率可调的正玄波,因此想到了FPGA。但是兄弟以前没试用过FPGA,初学。网上看到说可以用DDS或CORDIC算法来实现,但是小弟不知道这些算法对FPGA芯片有没有要求,是否一般
2015-01-14 14:24:38
本次发布 Gowin CORDIC IP 参考设计及用户指南。Gowin CORDIC IP 的用户指南及参考设计可在高云官网下载,其中参考设计已配置一例特定参数,可用于仿真,实例化加插用户设计后的总综合,总布局布线。
2022-10-08 08:11:00
Gowin CORDIC IP用户指南主要内容包括功能特征、端口描述、时序说明、配置调用、参考设计等。主要用于帮助用户快速了解 Gowin CORDIC IP的产品特性、特点及使用方法。
2022-10-08 08:07:55
本帖最后由 elecfans跑堂 于 2015-9-7 13:54 编辑
一个项目里有IP核rom,想改其中的参数重新生成,结果打开失败,然后我把它移除了,在项目里边新添加不了,提示如下错误
2015-09-07 12:21:59
使用LabVIEW FPGA模块中的CORDIC IP核,配置arctan(X/Y)算法,配置完成之后,IP核只有一个输入。我参考网上VHDL CORDIC IP核,说是将XY合并了,高位X低位Y。不知道在LabVIEW中如何将两个值X、Y合并成一个(X、Y均为定点数)。具体情况如下图:
2019-09-10 20:07:07
最近在做FFT IP核,,走了好多弯路,LISENCE激活过了0034的IP核,通过修改LISENCE.DAT的方法。后来生成FFT的时候卡住,又尝试了关闭quartus_map进程和重装jre
2019-04-03 16:16:21
请问一下,我使用QuartusII 13.0 生成不了Rapid IO IP核,iP核已破解,其他诸如FIR、CIC、NCO等都能正常生成,到底是怎么回事呢?是Quartus版本的问题吗?
2017-07-17 16:23:29
在vivado生成ip核后缺少一大片文件,之前是可以用的,中途卸载过Modelsim,用vivado打开过ISE工程,因为工程中很多IP核不能用所以在重新生成过程中发现了这个问题,还请大神告知是怎么回事?
2023-04-24 23:42:21
Vivado中xilinx_courdic IP核(求exp指数函数)使用
2021-03-03 07:35:03
请教各位大神,小弟刚学FPGA,现在在用spartan-3E的板子,想用上面的DDR SDRAM进行简单的读写,用MIG生成DDR核之后出现了很多引脚,看了一些资料也不是很清楚,不知道怎么使用生成的这个IP核控制器来进行读写,希望大神们稍作指点
2013-06-20 20:43:56
本帖最后由 liu1032042013 于 2017-5-3 22:16 编辑
使用quartus 12.1生成NCO IP 核失败,进度条一直卡着不动,经百度得网友分享的方法,成功解决问题
2017-05-02 21:39:22
quartus 编译显示没有ip核权限,生成的pof文件是time-limited,然后我在网上找了一个全ip权限的licsense文件,HOSTID也替换好了,可是编译又显示该lic文件没有我要用
2017-01-16 20:16:27
,int b);最后经过编译可以生成VHDL等硬件描述文件与IP核文件.我想调用自己写的IP核(add函数)我在vivado 中添加了自定义IP核与PS(处理系统)我知道网上说用AXI Steam? 来连接
2016-01-28 18:40:28
除了在Xilinx官网上在哪里能下载到Xilinx IP Core 及license? 如FFTFIRCORDIC核等!
2013-06-20 23:51:39
为什么例化CORDIC IP核求复数模输出为高阻 不知道是不是IP核参数设置错误?求指导
2013-09-27 11:04:34
用 quartus 生成一个ddr2的ip核,选择了生成仿真模型,但生成不了,文件目录下没有example.v,只有一个对应 的sdc文件 。 另外生成报告里还有 一个warning ,,求指导
2017-09-07 11:48:09
用quartus ii 中自带的ip核创建了一个rom,并加载了初始的hex数据。当我从rom中读出数据的时候,发现前面两个地址(0000,0001)的输出数据不正确,0002输出数据是地址0000对应的数据,即地址偏移了2位,请教给位大虾这是怎么回事?应该如何解决?
2013-05-14 14:38:21
我在使用ISE软件里面cordic算法ip核,想产生一个正弦波。在modelsim仿真波形时,仿真结果如下图1,我想找到波形链接的点,我的tb程序里面是module cordic
2015-05-28 20:54:41
quartus ii9.0创建的ip核,生成的一些文件,(.qip、 add_sub_bb.v、add_sub.v)这些文件都有用吗,想在其他工程里调用这些IP核,这几个文件全部要添加吗?
2013-07-02 17:20:01
各位大佬,xilinx ip核的各个参数的含义从哪里看啊
2021-05-30 10:37:27
在quartus II13.0版本上调用FFT IP核并进行modelsim-altera仿真,在生成IP核时,step2中勾选generate simulation model、generate
2016-10-07 22:23:33
基于FPGA的FFT和IFFT IP核应用实例AT7_Xilinx开发板(USB3.0+LVDS)资料共享腾讯链接:https://share.weiyun.com/5GQyKKc百度网盘链接
2019-08-10 14:30:03
大家好,这是一个UDP实现的16位定点CORDIC,用于计算给定角度的正弦和余弦。它在PSoC 3上被支持,并且可能(忽略警告)运行到33 MHz。我已经附上了一个演示项目与项目库,所以尝试运行它在
2019-05-24 10:03:12
如何使用这个用IP核生成的xdc文件?是否有任何标准的方法来使用它们摆脱crtical警告?非常感谢。以上来自于谷歌翻译以下为原文When we create some IP cores
2019-03-26 12:29:31
HI, 我正在尝试使用浮点IP在Zedboard上生成一个系统(SoC)(使用VIVADO 2016.4)。由于这个IP具有分层接口,我使用AXI DMA将此ip添加到AXI系统总线。但现在我的问题是如何使用Xilinx SDK检查此IP? (表示如何向IP发送输入以及如何检查输出)。谢谢
2020-05-26 14:04:10
一个DDS应用,我想使用Xilinx DDS IP内核生成任意波形,但我看到的是DDS只能生成正弦或余弦波形数据。你知道如何用其他数据替换正弦波形LUT吗?如果可以修改该LUT,它可以生成任意波形
2019-02-12 08:07:21
我正在尝试将Xilinx MIG IP Core从1.7版升级到1.9版。 Coregen UI左侧有一个方便的“升级IP核”按钮,但它显示为灰色。我需要做什么才能进行IP核升级?我在Kintex
2019-11-04 09:26:19
Xilinx 官方提供的技术参数来实现对 IP 核的写控制。写命令和写数据总线介绍DDR3 SDRAM控制器IP
2022-02-08 07:08:01
如何通过Quartus II软件生成一个双端口的RAM IP核?
2022-01-18 07:40:47
的经验几乎为0,因此我想就如何解决这个问题提出建议。这就是我的想法:1 - 首先,用Vivado HLS转换VHDL中的C代码(我现在有一些经验)2 - 在Vivado HLS中生成IP核(如果我
2020-03-24 08:37:03
嗨,我想创建一个设计,我需要2Mhz clk,我想用16Mhz输入时钟的vivado套装中的“时钟向导”IP核生成它。根据Xilinx手册(下面的链接),这可以通过CLKOUT4_CASCADE选项
2020-07-27 06:32:48
第一次使用xilinx,安装完也copy了lisence,最后发现有一部分功能用不了,像查看排线布局什么的,最主要的就是发现居然IP核也用不了,有谁知道怎么解决啊,谢谢了
2015-11-04 21:17:42
在学校做毕业设计,被老板要求在Xilinx的FPGA上完成SATA的操作,急需SATA的HOST与DEVICE的IP核。由于可以使用部分项目经费,所以重金求购SATA IP核。在网上查了一下,有
2014-02-07 10:34:53
我想问一下蜂鸟内核怎么算正余弦函数
2023-08-12 07:52:32
请教大家谁用过 Xilinx PCIe IP 核啊?
2014-01-15 14:38:28
请教问题:我设计了一个ADAU1701的板子,时钟是12.288MHZ,f0为48KHZ,我想生成一个40KHZ的正玄波,sine tone最大只能生成20KHZ的正玄波,不知道怎么才能生成40KHZ的正玄波。非常感谢
2018-08-09 06:37:57
请问为什么生成FFT ip 核会卡在生成这一步,前两天还好好的。求大神的解决办法,网上实在找不到方法
2016-11-01 13:42:43
各位大家好,我找到了xilinx zynq单板电脑板,但我发现它有显示限制,我问他们的工程师,他们告诉我这块板子使用xylon试用版IP而且只能在启动后30分钟内工作,我需要购买IP核的许可证,但我认为许可证价格非常高,是否有可能自己开发IP核?有什么好建议吗?
2019-10-21 09:50:42
Hii,我需要对Cordic i / p进行一些澄清。这里的问题是,由于ADC的输出是标量,所以可以直接将它们传递给Cordic ip核心......?或者我们是否需要将i / p发送给Cordic
2019-02-27 11:57:52
以ISE10.1软件为例,其集成的CORDIC算法IP为V3.0版本,具体步骤如下:
2017-02-11 11:16:492627 。 使用Xilinx内核生成器IP函数实现FPGA VI中不同的Xilinx内核生成器IP。LabVIEW使用IP集成节点实现上述函数。函数名称和说明来自于Xilinx数据表。单击Xilinx内核生成器配置对话框的数据表按钮,了解IP内核的详细信息。 选板随终端变化且仅显示FPGA设备系列支持的IP。
2017-11-18 05:54:051286 本页包含通过LabVIEW FPGA模块可用的Xilinx CORE生成器IP的列表。LabVIEW通过Xilinx IP节点实现该IP。 下列IP名称和说明来自于Xilinx数据表。LabVIEW
2017-11-18 05:55:514465 LabVIEW使用IP集成节点方便的整合Xilinx内核生成IP至FPGA VI。按照下列步骤添加Xilinx内核生成器IP至FPGA VI。 1、在支持的FPGA终端下新建一个空白VI,并显示VI
2017-11-18 05:56:221746 本文是基于FPGA实现Cordic算法的设计与验证,使用Verilog HDL设计,初步可实现正弦、余弦、反正切函数的实现。将复杂的运算转化成FPGA擅长的加减法和乘法,而乘法运算可以用移位运算代替
2018-07-03 10:18:002349 Xilinx LogiCORE IP块内存生成器(BMG)内核是一种高级内存构造函数,它使用XilinxFPGAs中的嵌入式块RAM资源生成区域和性能优化的内存。
2020-12-09 15:31:0022 电子发烧友网站提供《Gowin CORDIC IP用户指南.pdf》资料免费下载
2022-09-15 14:35:311 CORDIC(Coordinate Rotation Digital Computer)算法即坐标旋转数字计算方法,是J.D.Volder1于1959年首次提出,主要用于三角函数、双曲线、指数、对数的计算。
2023-08-31 14:54:211106
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