Xilinx Basys2开发板数码管动态显示以及数码管封装

今天就写一写基于basys2开发板的数码管实验。

首先，我们先来了解一下数码管的原理

借用一下百度文库，其中单片机的可看可不看。

数码管显示

了解之后，看一下basys2的数码管电路原理图

了解完数码管，接下来就开始编写相应的硬件代码。

说明：数码管封装模块对外提供16位的data接口，显示的数字为16进制（即显示0-f），test模块产生data数据送往smg_ip_model，
smg_ip_model 会处理test模块送来的数据，然后显示在数码管上面。

下面是这个数码管实验的RTL视图：

数码管封装模块
//数码管ip核
module smg_ip_model(clk,data,sm_wei,sm_duan);
input clk;
input [15:0] data;
output [3:0] sm_wei;
output [7:0] sm_duan;
//----------------------------------------------------------
//分频
integer clk_cnt;
reg clk_400Hz;
always @(posedge clk)
if(clk_cnt==32'd100000)
begin clk_cnt <= 1'b0; clk_400Hz <= ~clk_400Hz;end
else
clk_cnt <= clk_cnt + 1'b1;
//----------------------------------------------------------
//位控制
reg [3:0]wei_ctrl=4'b1110;
always @(posedge clk_400Hz)
wei_ctrl <= {wei_ctrl[2:0],wei_ctrl[3]};
//段控制
reg [3:0]duan_ctrl;
always @(wei_ctrl)
case(wei_ctrl)
4'b1110:duan_ctrl=data[3:0];
4'b1101:duan_ctrl=data[7:4];
4'b1011:duan_ctrl=data[11:8];
4'b0111:duan_ctrl=data[15:12];
default:duan_ctrl=4'hf;
endcase
//----------------------------------------------------------
//解码模块
reg [7:0]duan;
always @(duan_ctrl)
case(duan_ctrl)
4'h0:duan=8'b1100_0000;//0
4'h1:duan=8'b1111_1001;//1
4'h2:duan=8'b1010_0100;//2
4'h3:duan=8'b1011_0000;//3
4'h4:duan=8'b1001_1001;//4
4'h5:duan=8'b1001_0010;//5
4'h6:duan=8'b1000_0010;//6
4'h7:duan=8'b1111_1000;//7
4'h8:duan=8'b1000_0000;//8
4'h9:duan=8'b1001_0000;//9
4'ha:duan=8'b1000_1000;//a
4'hb:duan=8'b1000_0011;//b
4'hc:duan=8'b1100_0110;//c
4'hd:duan=8'b1010_0001;//d
4'he:duan=8'b1000_0111;//e
4'hf:duan=8'b1000_1110;//f
// 4'hf:duan=8'b1111_1111;//不显示
default : duan = 8'b1100_0000;//0
endcase
//----------------------------------------------------------
assign sm_wei = wei_ctrl;
assign sm_duan = duan;

endmodule

数码管测试模块
//测试数码管ip
module test(clk,data);
input clk;
output [15:0]data;
//----------------------------------------------------------
//分频1Hz
reg clk_1Hz;
integer clk_1Hz_cnt;
always @(posedge clk)
if(clk_1Hz_cnt==32'd25000000-1)
begin clk_1Hz_cnt <= 1'b0; clk_1Hz <= ~clk_1Hz;end
else
clk_1Hz_cnt <= clk_1Hz_cnt + 1'b1;
//----------------------------------------------------------
//循环显示0-9
reg [39:0]disp=40'h1234567890;
reg [15:0]data;
always @(posedge clk_1Hz)
begin
disp <= {disp[35:0],disp[39:36]};
data <= disp[39:24];
end

endmodule

顶层模块连接测试模块和数码管封装模块
//顶层模块
module smg_ip(clk,sm_wei,sm_duan);
input clk;
output [3:0]sm_wei;
output [7:0]sm_duan;
//----------------------------------------------------------
wire [15:0]data;
wire [3:0]sm_wei;
wire [7:0]sm_duan;
//----------------------------------------------------------
test U0 (.clk(clk),.data(data));
smg_ip_model U1 (.clk(clk),.data(data),.sm_wei(sm_wei),.sm_duan(sm_duan));

endmodule

ucf约束文件
NET "clk" LOC = B8;
NET "sm_duan[0]" LOC = L14;
NET "sm_duan[1]" LOC = H12;
NET "sm_duan[2]" LOC = N14;
NET "sm_duan[3]" LOC = N11;
NET "sm_duan[4]" LOC = P12;
NET "sm_duan[5]" LOC = L13;
NET "sm_duan[6]" LOC = M12;
NET "sm_duan[7]" LOC = N13;
NET "sm_wei[3]" LOC = K14;
NET "sm_wei[2]" LOC = M13;
NET "sm_wei[1]" LOC = J12;
NET "sm_wei[0]" LOC = F12;

效果图，从左到右循环显示0-9