FPGA的模拟Linkport口设计 - 基于CY7C68013A和FPGA的ADSP-TS101扩展USB接口设计

　　FPGA需要模拟Linkport口的接口时序，其与DSP的硬件连接关系图如图2所示。

　　Link协议通过8位并行数据总线完成双向数据传输，与数据总线配合的还有相应的时钟信号线LxCLKIN，LxCLKOUT。

　　2.1 Linkport口的传输协议

　　Linkport口传输数据时，每8个周期传送一个4字组(16 B)，在时钟的上升沿和下降沿均传送一个字节。在传送过程中，发送端将检测接收端的LxCLKOUT信号，仅当接收端将它的LxCLKOUT置为高时，即接收端处于接收方式，且有空闲的缓冲时，发送端才可以启动下一个传送过程。

　　传送启动过程如图3所示，发送端驱动信号LxCLKOUT为低电平，以此向接收端发出令牌请求，发出令牌请求后，发送端等待6个周期，并验证LxCLKIN是否依旧为高，若是则启动传送过程。传送过程启动一个周期以后，接收端将发送端的LxCLKIN驱动为低，以此作为连接测试。若接收完当前4字组后接收端无法再接收另外的4字组，则接收端保持LxCLKIN为低。这种情况下，缓冲空闲后LxCLKIN信号被禁止。若缓冲为空，则接收端将置LxCLKIN为高电平。

　　作为同步信号，LxCLKOUT信号由发送端驱动。数据在LxCLKOUT的上升沿和下降沿处锁存到接收缓冲中，发送和接收缓冲都是128b宽。 LxCLKIN信号由接收端驱动，发往发送端，它通常用作“等待”指示信号，但LxCLKIN信号也可以用作连接测试信号，保证接收端能正确地接收当前传送数据。

　　当LxCLKIN信号用于等待指示信号时，接收端驱动LxCLKIN信号为低电平。若LxCLKIN信号保持低电平状态，则发送端可以[完成当前的4字组传送，但无法启动下一个垂字组传送。若还有其余的数据需要传送，发送端需将LxCLKOUT置低，并等待接收端将LxCLKIN驱动为高电平。如果在第12个时钟沿到来之前LxCLKIN变为高电平，则紧跟着传送的将是新的4字组。

　　2.2 FPGA内的Linkport口逻辑设计

　　由于Link协议采用双时钟沿传输数据，而同步FPGA系统中，一般只采用单一时钟的上升沿完成操作，因此需要将FPGA系统工作频率SCLK设定为Link时钟的2倍。然后将该时钟的两分频输出作为LxCLKOUT信号，有效数据则在SCLK的上升沿更新。

　　FPGA中的Linkport口接口模块电路与ADSP-TS101的Linkport口完全兼容，且采用了双向双倍数据传输DDR技术，能实现双向双倍的数据传输。FPGA中的Link口接口模块电路如图4所示。

　　图5是FPGA内实现DSP数据上行的Linkport口接收时序仿真图(基于Modelsim仿真软件)。

　　Link口协议的一大特点就是在收发数据时可以选择是否需要校验位VERE比特，VERE的启用或关闭可以通过ADSP-TS101中的寄存器来设置，也可以通过FPGA模块中的Verein信号置高或置低来设置。该设计在FPGA中设置VERE信号的启用或关闭。当VERE启用后，FPGA模块中的输出信号Rx_Vere_Bad用于表征最后接收的128 b数据是否正确。由于使用VERE有两个好处，一是能保证数据的完整性;二是能减小在两个时钟不严格一致的系统中传输数据时产生数据重叠的可能性。因而在设计中采用了带数据校验的传输方式。