CAN总线 - 基于FPGA的车电总线接口简述及模块设计

CAN帧时，处理器驱动在内存定义并组织一个下图结构体，使用RapidIO中NWRITE-R事务，写入FPGA控制器CAN发送缓冲区地址，即刻完成发送；当CAN控制器完成发送后，将对该处理器产生中断，告知发送结果。

当接收CAN帧时，处理器驱动在内存定义一个上图结构体，并将内存地址使用Rapid IO中NWRITE-R事务，写入FPGA控制器CAN接收缓冲区地址；当CAN控制器接收完一帧后，通过NWRITE-R事务写入对该处理器地址空间中并产生中断，告知发送结果。图8是内存数据结构。

图8 CAN内存数据结构

3.2.2 FlexRay总线接口设计
　　单元模块通过FPGA输出两路GPIO信号，GPIO连接电压转换芯片以完成电平转换，FlexRay总线信号完成电平转换后各输出两路连接FlexRay收发器。由于该Xilinx核中只支持FlexRay单信道，因此选择两路FlexRay信道形成冗余设计，2组信道都分为A、B2个通道，满足FlexRay双信道的要求。收发器选用TJA1080，TJA1080收发器是恩智浦公司出品的一款针对FlexRay的具有高速时间触发通讯系统的收发芯片，也是全球第一款符合FlexRay协议2.1规定的FlexRay收发器，具有高达10Mb/s的数据传输速度。每路信号分别通过JTA1080后，最终输出四路FlexRay信号，并与总线接口单元VPX接插件相连。详细结构如图9所示。

图9 FlexRay总线接口硬件组成原理

FlexRay每个数据的数据帧由帧头、有效数据段、帧尾3个部分组成。若为发送，当时间片快到时，链表控制器通过RioMaster模块发送NREAD事务包请求数据，返回的数据进入SendFIFO，由FlexRayIP读取。若为接收，当时间片到时，链表控制器提供接收的基地址，数据收到后将存放于RecvFIFO中，结合接收基地址，通过NWRITE-R写入远端内存，之后发送Doorbell使处理器产生中断。其内存数据结构如图10所示。

图10 FlexRay内存数据结构

3.3 FPGA逻辑设计
　　本文设计通过硬件实现CAN总线控制器、FlexRay总线控制器、RapidIO总线接口等模块功能。采用Virtex6系列FPGAXC6VLX75T完成RapidIO-FlexRay、RapidIO-CAN协议转换功能。

FPGA单元包含SRIO控制器、microblaze软核及四路CAN控制器和两路FlexRay控制器。处理器将信号发送至PCIe-SRIO转接桥，经过桥芯片转换发送至SRIO交换板。交换板的一端将信号转发到SRIO控制器上，SRIO核通过PLB总线将控制信号发送至microblaze软核，经过处理信号通过PLB总线发送至四路CAN控制器和两路FlexRay控制器。每路CAN控制器均连接CAN转换器ADM3053，每路FlexRay控制器均连接FlexRay收发器JTA1080。经过转换器最终分别连接至CAN总线和FlexRay总线上。该逻辑设计的主要特点有3个：

(1)SRIO-PLB桥实现了总线接口单元模块的srio总线接入功能。

(2)CAN和FlexRay总线控制器通过板载收发器实现了CAN、FlexRay总线的接入功能。

(3)microblaze软核实现了CAN、FlexRay控制器消息和事件的预处理，完成了与SRIO总线的互连，并做了任务迁移，减轻了主控处理器的压力。
　　详细逻辑结构如图11所示。

图11 FPGA模块内部逻辑结构

4 仿真与验证

4.1 RapidIO仿真与验证
　　在Xilinx的ISE14.1开发环境下，基于车电总线接口单元模块对RapidIO接口进行了验证，利用ModelSim对逻辑设计进行仿真，其波形图如图12、图13所示，通过判断数据的一致性可以验证RapidIO总线接口的正确性和有效性。

4.2 FlexRay仿真与验证
　　基于车电总线接口单元模块对FlexRay接口状态机制进行了验证，利用ModelSim对逻辑设计进行仿真，其波形图如图14所示。

图14 FlexRay数据收发时序图

从仿真波形中可以清楚地看出FlexRay状态机制的变化过程。当节点的收发器接收到唤醒特征符后，对主机处理器和通信控制器进行上电，唤醒并激活通信控制器、总线驱动器和总线监控器。节点0被唤醒后，将返回唤醒完成信号，并处于等待启动状态。接着节点1收到唤醒信号，返回唤醒完成信号，节点1进入启动状态，节点0也进入启动状态，最终都进入主动工作状态，开始状态机循环，显示FlexRay总线接口工作正常。

4.3 CAN仿真与验证
　　调用FPGA内的CAN核基于车电总线接口单元模块对FlexRay接口状态机制进行验证，利用ModelSim对逻辑设计进行仿真，结果如图15所示。端口1发送扩展帧信号，端口0接收，当接收ACK信号时，端口1也接收ACK信号，完成整个扩展帧的收发过程。

图15 CAN数据收发时序图

图15说明了总线接口单元模块RapidIO接口、FlexRay接口和CAN接口完成仿真测试，工作正常，完成了RapidIO-FlexRay、RapidIO-CAN的协议转换功能。

5 结束语

　　目前，笔者所在团队已成功完成核心处理机系统正样样机的整体测试及验证工作。本文设计在该系统中已经通过功能性测试，基于RapidIO的CAN总线控制器在1Mb/s的最大波特率下工作正常，满足各项功能指标，基于RapidIO的FlexRay总线控制器在10Mb/s的最大波特率下也满足各项功能指标。下一步的工作将通过专业的CAN、FlexRay网络测试仪器对本文设计进行更全面的性能测试，同时将着重解决FlexRay总线接口的信道冗余问题，通过对FlexRay控制器IP核的升级，使之支持双信道通信，从而满足FlexRay真正意义上的双信道冗余要求。