SOC的DFT策略 - SOC的可测试性设计策略

3 SOC的DFT策略

　　一个上百万/千万门级的SOC设计，设计之初就要在宏观上进行考虑，以得到最优DFT策略。比如嵌入式存储器模块是否需要用片上处理器进行测试还是采用MBIST;处理器内核本身有没有采用内部扫描或者是否带有LBIST，它是否能被整合入总体芯片测试方案;怎样才能使片上专用逻辑取得可以接受的故障覆盖率;是采用全扫描还是部分扫描等。

　　3.1 边界扫描设计的应用

　　现在大多数SOC包含模拟信号，一种切实可行的可测试性设计策略是将模拟部分、数字部分和存储器部分分开。为了将测试信号传递给各部分和进行互连测试，边界扫描(IEEE 1149.1和1149.4)是现有的最好解决方案[10] 。

　　混合信号器件的模拟测试总线(ATB)(IEEE 标准1149.4)体系结构。TAP表示测试访问端口、ATAP表示模拟测试访问端口、ABM表示模拟边界模块、D(DBM)表示数字边界模块、TBIC表示测试总线接口电路。AT1传送模拟激励， AT2将模拟响应发送回ATE。互连中的短路和开路故障很有可能发生在模拟内核和数字内核之间，采用以往的基于IEEE 1149.1边界扫描方案是不能测试这类故障的，并且也无法测试模拟内核，而上述的方案就能很好的解决这些问题。

　　若SOC边界扫描方案支持INTEST或RUNBIST指令，则边界寄存器必须在芯片上电路的数字部分和模拟部分之间包含接口单元 [10]，如图4所示。这对在INTEST中控制和观察在模拟部分和数字部分之间包含的信号是必须的。图4给出了如何使用INTEST测试模拟内核。在任何时间只有一个模拟管脚可以被激励，也只有一个被观察。INTEST指令断开数字内核并将它用来自边界寄存器的设置图形替换。TBIC、ABM模块和位于数字内核与模拟内核之间的三个边界寄存器单元被用于设置测试。如果要测试的是数字内核，所有标注为D的单元将是有效的，TBIC和 ABM单元将配置成只能从TDI到TDO传送信号。

　　3.2 TOP层测试解决方案

　　SOC的TOP层测试解决方案如图5所示。先对存储器、处理器核、模拟/混合电路核、第三方IP核、专用数字逻辑等模块按照上文介绍的DFT方法进行设计。然后用边界扫描(符合IEEE 1149.1和1149.4)的控制器来控制芯片内各个芯核及专用逻辑的测试，采用层次化的测试访问机制来实现对各模块的控制(由边界扫描控制器控制ITCM，再由ITCM对各子层TCM进行控制)。图中省略了LBIST和模拟BIST模块。

　　内部扫描和JTAG结合以后可以节省测试管脚数，但不再支持原来的各扫描链并行输入输出方式，这样必将使测试向量的扫描移位时间大大延长。所以，如果专用数字逻辑门数庞大时，还是应采用传统的并行方式，或者应用PBIST，OPMISR， EDT等技术。各种BIST模块和JTAG结合后，不再需要直接与ATE相连，自然也减少了测试管脚数，各BIST模块测试所需初始化数据也可由JTAG来提供。

　　4 结语

　　今天的SOC设计在测试方面所花的时间和费用可能要比实际功能电路开发更多，导致产品成本升高，甚至丧失商机。要使新的IC设计具有全面可测试性的唯一途径就是开展早期RTL可测试性分析，并综合运用内部扫描、BIST、边界扫描技术以及其他新的DFT技术，以提高测试的故障覆盖率，缩短设计周期，加快产品的上市速度。