- 基于FPGA的数字磁通门传感器系统设计和实现[图]

磁通门激励起到驱动传感器工作的作用，由D/A模块转换FPGA输出的正弦数字信号产生；本设计中，激励频率为3.051kHz，是FPGA工作时钟的64×256分频，速度相对较低，且精度要求不高，故DAC采用12位并口DA1210芯片。

在闭环系统的前向通道中，A/D模块是偏差检测环节，对传感器探头输出进行采样。该设计中，二次谐波一个周期采样128个点，即ADC采样频率是探头输出二次谐波频率的128倍，也就是781.25kHz。采用AD7980芯片作为A/D转换器，该芯片具有16位精度，转换速度高达1MSPS，可以满足要求。

在反馈回路中，D/A模块作为低频补偿环节，需要具有较高的精度，而转换速率可以较低；该设计采用DA8552芯片，具有16位精度和100KSPS的转换速率。

4 FPGA内部电路设计

4.1 A/D接口和D/A接口

由于前向通道的ADC芯片、反馈回路的DAC芯片都采用串口通信，因此设计了专用的A/D接口和D/A接口，实现了A/D输入和D/A输出的串并/并串转换。

4.2 正弦激励发生

正弦激励发生采用查表的方式实现。用12×256b的ROM存一幅12位正弦波表，以FPGA时钟频率的1/64，即781.25kHz扫描，产生3.051kHz的12位数字正弦信号。

4.3 磁通门信号解算和积分放大

磁通门信号的解算是FPGA内数字逻辑最核心的功能，由相敏整流器、基准发生器和FIR数字滤波器三部分共同实现，如图2所示。

相敏整流器由数据转换器和数据选择器构成。数据转换器.Mdfr将输入u(n)转换成补码形式。输出v(n)是输入u(n)或者其补码，由基准h(n)当前的值决定。实际上，电路的功能等价于将u(n)和在1和-1间交替变化的数列相乘，也就是说，v(n)是u(n)以h(n)为基准相敏整流的结果。

基准发生器Nrm为相敏整流器提供基准h(n)。对50MHz时钟进行分频，产生与二次谐波磁通门信号同频率，即6.103MHz的方波，通过控制信号Ctlr调整相位，使基准的相位和二次谐波磁通门信号的相位对其相敏整流的效率最大化。

低通滤波器Sinc_Fltr是N点sine滤波器的FIR形式，传输函数是：

信号流图如图3所示。

由于二次谐波磁通门信号一个周期采样128点，因此N=128；按照图3所示的信号流图，128点sinc滤波器由127个加法器和128个寄存器组成。为防止溢出，加法器和寄存器宽度为16+log28=24位，最后一级输出的高16位作为滤波器的输出。实现了低通滤波的功能。

积分放大由积分器Intgtr实现，结构如图4所示。为防止溢出，采用32位的加法器和寄存器。加法器的一个输入端是低通滤波器的输出，另一个是累加和。在闭环系统中，积分器输出的低16位是反映被测磁场大小的数字量。

5 实验和结果

使用双铁芯结构磁通门探头感应被测磁场，磁场强度从0μT变化到25μT。首先去掉积分模块打开反馈回路，对开环结构的前向通道进行测试，然后加入积分模块和闭合反馈回路，对闭环系统进行测试。两次实验的输入/输出关系如图5所示，图中“o”是开环结构的结果，“+”是闭环结构的结果。

两次试验的数据如表1所示。

当系统开环时，随着被测磁场的增大，系统输出单调增高，可以反映被测磁场的大小。输出的非线性度为4.01%，最大误差为0.867μT，受磁通门探头铁芯的非线性影响很大。闭环后，系统非线性度和误差性能得到明显改善，非线性度为0.012%，最大误差为3nT。

6 结语

本文中描述的基于FPGA的磁通门传感器系统采用闭环结构，提高了系统输出梯度线性度。FPGA内的数字逻辑实现了包括磁通门信号解算在内的多种功能。实验验证了系统功能的正确性。由于数字逻辑的特点，和模拟系统相比，基于FPGA的设计有着优秀的温度稳定性，可移植性，且易于小型化。本文中的设计可直接应用在最终产品中，也可以作为专用集成电路的行为验证，以此为基础继续开发集成电路芯片。