说起亚稳态，首先我们先来了解一下什么叫做亚稳态。亚稳态现象：信号在无关信号或者异步时钟域之间传输时导致数字器件失效的一种现象。
2023-09-19 15:18:05
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在《时钟与复位》一文中已经解释了亚稳态的含义以及亚稳态存在的危害。在单时钟系统中，亚稳态出现的概率非常低，采用同步设计基本可以规避风险。但在实际应用中，一个系统往往包含多个时钟，且许多时钟之间没有固定的相位关系，即所谓的异步时钟域，这就给设计带来很大的挑战。
2023-09-19 09:32:45126 
亚稳态（Metastability）是由于输入信号违反了触发器的建立时间（Setup time）或保持时间（Hold time）而产生的。建立时间是指在时钟上升沿到来前的一段时间，数据信号就要
2023-09-19 09:27:49101 
亚稳态这种现象是不可避免的，哪怕是在同步电路中也有概率出现，所以作为设计人员，我们能做的是减少亚稳态发生的概率。
2023-08-03 09:04:49164 
本系列整理数字系统设计的相关知识体系架构，为了方便后续自己查阅与求职准备。对于FPGA和ASIC设计中，D触发器是最常用的器件，也可以说是时序逻辑的核心，本文根据个人的思考历程结合相关书籍内容和网上文章，聊一聊D触发器与亚稳态的那些事。
2023-07-25 10:45:39274 
本文主要介绍了亚稳态的分析与处理。
2023-06-21 14:38:431090 
发生亚稳态的原因是信号在传输的过程中不能满足触发器的建立时间和保持时间。
2023-06-20 15:29:58370 
点击上方 蓝字 关注我们 1.1 亚稳态发生原因 在 FPGA 系统中，如果数据传输中不满足 触发器 的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery
2023-06-03 07:05:01670 前面在时序分析中提到过亚稳态的概念，每天学习一点FPGA知识点(9)之时序分析并且在电路设计中如果不满足Tsu(建立时间)和Th(保持时间)，很容易就出现亚稳态；在跨时钟域传输的一系列措施也是为了降低亚稳态发生的概率。
2023-05-25 15:55:43464 
亚稳态在电路设计中是常见的属性现象，是指系统处于一种不稳定的状态，虽然不是平衡状态，但可在短时间内保持相对稳定的状态。对工程师来说，亚稳态的存在可以带来独特的性质和应用，如非晶态材料、晶体缺陷等
2023-05-18 11:03:221335 本系列整理数字系统设计的相关知识体系架构，为了方便后续自己查阅与求职准备。对于FPGA和ASIC设计中，D触发器是最常用的器件，也可以说是时序逻辑的核心，本文根据个人的思考历程结合相关书籍内容和网上文章，聊一聊D触发器与亚稳态的那些事。
2023-05-12 16:37:31975 
看的东西多了，发现有些并未领会到位。单bit信号的跨时钟域传输，可以使用两级同步，但后果呢？
重复一下亚稳态，违反触发器的时序特性，可能导致触发器的输出进入亚稳态，亚稳态不在0和1的电压范围内。数字电路的功能体现在0和1上，亚稳态可能导致功能错误
2023-05-11 16:24:07196 
摘要：FPGA异步时钟设计中如何避免亚稳态的产生是一个必须考虑的问题。本文介绍了FPGA异步时钟设计中容易产生的亚稳态现象及其可能造成的危害，同时根据实践经验给出了解决这些问题的几种同步策略。关键词
2009-04-21 16:52:37
一个不稳定的状态，无法确定是1还是0，我们称之为亚稳态。这个亚稳态的信号会在一段时间内处于震荡状态，直到稳定，而稳定后的状态值与被采样值无关，可能是0也可能是1。
2022-12-12 14:27:52485 即使 “打两拍”能阻止“亚稳态的传递”，但亚稳态导致后续FF sample到的值依然不一定是符合预期的值，那 “错误的值” 难道不依然会向后传递，从而造成错误的后果吗？
2022-10-19 14:14:38451 元器件在现实运行时，触发器输出的逻辑0/1需要时间跳变，而不是瞬发的。因此，若未满足此cell的建立时间、保持时间，其输出值则为中间态，那在logic上可能算成0也可能算成1很难讲（波形显示上可能是毛刺、振荡、固定值等），这就是亚稳态。
2022-10-19 14:13:471055 亚稳态是我们在设计经常遇到的问题。这个错误我在很多设计中都看到过。有人可能觉得不以为然，其实你现在没有遇到问题只能说明。
2022-10-10 09:30:10487 亚稳态问题是数字电路中很重要的问题，因为现实世界是一个异步的世界，所以亚稳态是无法避免的，并且亚稳态应该也是面试常考的考点。
2022-09-07 14:28:37267 亚稳态问题是数字电路中很重要的问题，因为现实世界是一个异步的世界，所以亚稳态是无法避免的，并且亚稳态应该也是面试常考的考点。
2022-09-07 14:28:005360 由于亚稳态的输出在稳定下来之前可能是毛刺、振荡、固定的某一电压值，因此亚稳态除了导致逻辑误判之外，输出在0~1之间的中间电压值还会使下一级产生亚稳态（导致亚稳态的传播）。
2022-07-21 14:46:50696 在同步系统中，数据始终相对于时钟具有固定的关系 当该关系满足设备的建立和保持要求时，输出将在其指定的传播延迟时间内进入有效状态。
2022-07-03 10:49:501271 可能很多FPGA初学者在刚开始学习FPGA设计的时候(当然也包括我自己)，经常听到类似于”这个信号需要打一拍、打两拍(寄存)，以防止亚稳态问题的产生“这种话，但是对这个打拍和亚稳态问题还是一知半解，接下来结合一些资料谈下自己的理解。
2022-02-26 18:43:045474 
什么问题。 亚稳态 我们都知道数字电路中有两个最重要的概念，建立时间和保持时间。通过满足建立时间和保持时间，我们可以确保信号被正确的采样，即1采到便是1，0采到便是0。但是如果不满足建立时间和保持时间，采到的信号会进入一个不稳定的状态，无法确定是1还是0，我们称之
2021-08-25 11:46:251937 亚稳态的概念 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态引时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器
2021-07-23 11:03:113675 
今天写一下时序问题常见的跨时钟域的亚稳态问题。 先说明一下亚稳态问题： D触发器有个明显的特征就是建立时间（setup time）和保持时间（hold time） 如果输入信号在建立时间和保持时间
2021-06-18 15:28:222514 电子发烧友网为你提供什么是亚稳态资料下载的电子资料下载，更有其他相关的电路图、源代码、课件教程、中文资料、英文资料、参考设计、用户指南、解决方案等资料，希望可以帮助到广大的电子工程师们。
2021-04-16 08:43:07
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2021-03-30 08:45:279 在同步系统中，如果触发器的setup time / hold time不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端毛刺、振荡、固定的某一电压值，而不是等于数据输入端D的值。
2021-03-09 10:49:231227 
亚稳态概述 01亚稳态发生原因 在 FPGA 系统中，如果数据传输中不满足触发器的 Tsu 和 Th 不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time
2020-10-25 09:50:532018 
本文是一篇详细介绍ISSCC2020会议上一篇有关亚稳态解决方案的文章，该技术也使得FPGA在较高频率下的时序收敛成为了可能。亚稳态问题是芯片设计和FPGA设计中常见的问题，随着FPGA的发展，时序
2020-10-22 18:00:223413 
硅作为电脑、手机等电子产品的核心材料，是现代信息产业的基石。另外硅的多种亚稳态也是潜在的重要微电子材料，其每种亚稳态因其结构的不同而具有独特的电学、光学等性质，在不同领域都具有重要的应用前景。亚稳态
2020-10-17 10:25:262765 只要系统中有异步元件，亚稳态就是无法避免的，亚稳态主要发生在异步信号检测、跨时钟域信号传输以及复位电路等常用设计中。
2020-09-30 17:08:433361 
在复位电路中，由于复位信号是异步的，因此，有些设计采用同步复位电路进行复位，并且绝大多数资料对于同步复位电路都认为不会发生亚稳态，其实不然，同步电路也会发生亚稳态，只是几率小于异步复位电路。
2020-06-26 16:37:001130 
在异步设计中，完全避免亚稳态是不可能的。因此，设计的基本思路应该是：首先尽可能减少出现亚稳态的可能性，其次是尽可能减少出现亚稳态并给系统带来危害的可能性。
2019-11-18 07:07:001346 在进行FPGA设计时，往往只关心“0”和“1”两种状态。然而在工程实践中，除了“0”、“1”外还有其他状态，亚稳态就是其中之一。亚稳态是指触发器或锁存器无法在某个规定时间段内达到一个可确认的状态[1]。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。
2019-10-06 09:42:00807 
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。
2018-09-22 08:25:008395 
在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产生亚稳态，此时触发器输出端Q在有
2018-06-27 10:11:008796 
大家好，又到了每日学习的时间了，今天我们来聊一聊FPGA学习中，亚稳态现象。 说起亚稳态，首先我们先来了解一下什么叫做亚稳态。亚稳态现象：信号在无关信号或者异步时钟域之间传输时导致数字器件失效的一种
2018-06-22 14:49:493079 
通常情况下（已知复位信号与时钟的关系），最大的缺点在于异步复位导致设计变成了异步时序电路，如果复位信号出现毛刺，将会导致触发器的误动作，影响设计的稳定性。同时，如果复位信号与时钟关系不确定，将会导致 亚稳态 情况的出现。
2018-03-15 16:12:003111 
1.亚稳态与设计可靠性设计数字电路时大家都知道同步是非常重要的，特别当要输入一个信号到一个同步电路中，但是该
2017-12-18 09:53:138408 
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平.
2017-12-02 10:40:1242348 
基于FPGA的亚稳态参数测量方法_田毅
2017-01-07 21:28:580 异步FIFO结构及FPGA设计，解决亚稳态的问题
2015-11-10 15:21:374 This application note provides a detailed description of themetastable behavior in PLDs from both circuit and statisticalviewpoints. Additionally, the information on the metastablecharacteristics of Cypress PLDs presented here can help youa
2012-01-17 10:40:5527 FPGA 异步时钟设计中如何避免亚稳态的产生是一个必须考虑的问题。本文介绍了FPGA 异步时钟设计中容易产生的亚稳态现象及其可能造成的危害,同时根据实践经验给出了解决这些问题的
2011-12-20 17:08:3563 本文分析了异步电路中亚稳态产生的原因和危害, 比较了几种常用的降低亚稳态发生概率的设计方法, 针对这些方法不能彻底消除亚稳态的不足, 设计了一种消除亚稳态的外部逻辑控制器
2011-10-01 01:56:0255 在本文的第一章对跨时钟域下的同步问题和亚稳态问题做了概述。 在第二章中对时钟同步需要考虑的基本问题做了介绍。 在第三章中仔细分析了现在常用的几种同步方法。包括使用G
2011-09-06 15:24:1242 什么是亚稳态
在FPGA等同步逻辑数字器件中，所有器件的寄存器单元都需要预定义信号时序以使器件正确
2010-11-29 09:18:342874 
一种全自动的准稳态法导热系数测量装置Fully Automated Mea uring Apparatu of Thermal Conductivity by u ing Qua i_ teady State Method
摘要在对准稳态法测量导热系数原理分析的基础上，研制
2009-01-12 16:53:5910
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