10G信号抖动测量的检定分析

　　由于不断追求更高性能，有效数据窗的单位间隔(UI)继续缩短。速率为1Gbps时，UI为1000 ps;5Gbps缩短为200ps;10Gbps则为100ps。对于100ps的有效数据窗，在系统没有连贯而可靠地发送和接收数据之前，只能容忍很小的Tj (总抖动)。以上述速度传输时，Tj结果需远小于100ps，而Rj (随机抖动)更是以飞秒(fs)为单位。有什么技术和工具能用来检定这些飞秒系统呢?

　　基本上，随着速度的提升，高速I/O设计遭遇到较以往更大的挑战。很多最新标准要求物理层的比特误码率为10–12。然而，随着UI逐渐缩小，要想保持这个数量级的误码率也越来越难。最终，这就意味着设备级抖动要继续缩短。例如，5Gbps的SuperSpeed USB 3.0规定Rj为2.42ps RMS;10Gbps的SFP规定Tj为28ps，Rj为1ps左右。

　　定时分析

　　所有采用电压变换来体现定时情况的电气系统，都伴有讨厌的定时抖动。当信号速率不断提高、电压摆动缩小以降低功耗时，系统的抖动在信号发送间隔占到相当大的比重。这种情况下，抖动成为基本的性能限制。是否具有抖动检定能力，对成功运用符合性能要求的高速第三代(Gen 3)系统至关重要。如图1所示，每个时钟的数据级、上升沿和下降沿都在D处表示出来。数据锁存是数据通信的关键环节，无论在何种工具(示波器或软件仿真系统)上，都以眼图形式显示。在每个时钟上，边沿的定时位置(如果有的话)有助于时钟/数据延时统计分布。这种位移即抖动或时间间隔误差(TIE)。

　　TIE抖动是相对已知或已恢复时钟测量出的信号定时误差。在串行数据的应用中，TIE通常被称为抖动。TIE很重要，因为其甚至能显示一段时间内少量抖动的累积效应。以图2为例，每毫微秒时钟边沿的TIE标准偏差是9.6ps。

　　

　　图1: 串行数据中的抖动，每个时钟的数据级、上升沿和下降沿都在D处表示出来。数据锁存是数据通信的关键环节，在示波器上以眼图形式显示。

　　

　　图2: TIE抖动测量有其他方法测量单波形抖动，包括周期性抖动和cycle-to-cycle抖动。

　　然而，测量信号波形上抖动的方法还包括测量周期抖动(period jitter)和相邻周期间抖动(cycle-to-cycle jitter)。周期抖动是对信号的测量，通常针对从一个沿到另一相似沿的重复信号。常见的周期测量工具，会测量某一信号的上升沿到下一上升沿之间的数值。采用数据传输方式(如DDR内存)，同时利用上升沿和下降沿来记时数据比特，这时测量周期仅为半个周期。在采集周期测量值的有效样值后，可分辨标准偏差和峰值。该统计数据即信号中的周期性抖动。

　　对于相邻周期间抖动，通过应用简单算法计算刚刚获取的周期测量值。如果已知两个相邻周期的定时信息，其差值便是相邻周期间变化：周期1减去周期2。此外，对周期进行有效采样，并测量周期间的差值后，即可得出标准偏差和峰值。统计出的数据即相邻周期间抖动。

　　抖动分量

　　将抖动按组成进行拆分，可提高精度并看清BER性能的根源。最常用的抖动模型基于图3所示的分级结构。虽然也有分析抖动的其他方法，但这种方法是T11 FC-MJSQ所认可，且目前最为常用的，因为它直接显示与BER性能相关的分量。

　　

　　图3: 按抖动类型进行的抖动分析

　　在这种分级结构中，首先将总抖动分为两类：随机抖动和确定性抖动(Dj)，然后再将确定性抖动分为若干类：周期抖动(Pj，有时也称正弦波抖动或Sj )、占空比抖动(DCD)以及数据相关抖动(DDj，也称符号间干扰ISI)。有时也会加入另外一个类别，即有界不相关抖动BUj。

　　如果要测量在高信号速率时构成Tj的各分量，应采用本底噪声低、频率响应平稳、抖动测量底限低和触发抖动小的仪器。例如，ON Semiconductor发现在检定其高速ECL器件时，需采用系统抖动<200fs RMS而且带宽较宽的仪器。芯片设计者发现几个ps的信号移位，甚至是在fs范围内的移位，也可能干扰发送(TX)和接收(RX)性能。

　　值得注意的是，尽管大多数串行通信标准都对抖动容差或抖动限值做出规定，但其中所采用的技术参数较为模糊，或者在分析抖动时采用了不同的基本原理。标准文件倾向于概述可量化的抖动限值，但并没有提出多少指导意见来帮助确定在特定应用时哪一种限值更为重要。各种形式的抖动都有可能干扰系统BER，不同的工具在检测抖动时有不同的优势。

　　解决具有挑战性的抖动测量问题

　　最常见的抖动捕捉分析仪器是实时示波器。现代数字化仪表紧紧跟随逐渐提升的数据率步伐，可配置对抖动及其分量进行详细分析的集成应用软件。不过，选择范围并不局限于DSA和DPO。其他完全不同的工具也有自己的优势，其测量能力会出现部分重叠。这些工具包括误码率测试仪(BERT)、抖动分析仪、计数器/定时器和频谱分析仪。

　　实时示波器是电子研发和设计中最常用的测量工具之一，因此当需要分析研究抖动问题时，它很可能成为第一道“防线”。DSA/DPO可在其带宽和分辨率范围内进行几乎所有类型的抖动测量。

　　DSA/DPO具有抖动测量多功能性的原因在于：它可在多个DUT工作周期内捕捉很长的时间窗。由于示波器的采样存储器中保存着过去很长时间波形活动的历史记录，因此我们能对随着上升时间、脉冲宽度和各种抖动变化而变化的属性进行研究。

　　能处理10Gbps数据率的高端示波器的适用特性如下：

　　* 20 GHz带宽;

　　* 抖动本底噪声低，大约300fs(300 x 10-15s)，能够最小化DUT抖动测量对示波器的依赖性。

　　* 8位捕捉，提供了足以应对最新串行标准的动态范围，适合16级调制方案。

　　方程式的重要部分是能提供使抖动测量和分析自动完成的工具集。抖动测量属于一个精细学科，但也有助于提供专用的软件解决方案(假设示波器平台支持这种功能)。

　　有些应用的要求超过了实时DSA/DPO示波器的能力。这些仪器的实时带宽和分辨率必须与DUT的数据率及其谐波相当。此外，部分形式的多级调制对仪器区分不同级别的能力有苛刻的要求。这种情况下，采用另一种抖动测量工具将更为合适。

　　采样示波器

　　取样示波器给抖动测量提供了较宽的带宽。取样示波器可能是观察数据率高达60Gbps信号的唯一有效工具。而且，当需要捕捉相对较“慢”的信号谐波时，也适合采用取样示波器。

　　取样示波器根据重复性输入样本来构建波形采集，波形样本来源于无数个周期。许多类型的串行设备都能提供产生这种重复波形流的诊断回路，或者利用外部数据生成器作为驱动源。

　　取样示波器可配置应用特有的抖动/噪音分析软件包，以提供抖动分离、噪声分离和BER目测等抖动分析功能。

　　影响抖动测量的示波器特性

　　定时精度是单次定时测量最重要的技术要求，因为它决定着测量值有多接近实际值。它既考虑了可重复性，也考虑了分辨率。定时精度由许多因素决定，包括采样间隔、时基准确度、量化误差、内插误差、放大器垂直噪声和取样时钟抖动。其中任何一种因素都会造成定时误差，而所有因素共同作用构成增量时间精度(DTA)。高端示波器的DTA近似等于：

　　式中： A = 输入信号幅度(V)

　　trm =10~90%被测量的上升时间(s)

　　N=输入参考噪声(VRMS)

　　tj=中/短期孔径不确定性(sRMS)

　　TBA =时基准确度(2ppm)

　　持续时间(duration)=增量时间测量值(sec)

　　所有这些都假设是采用高斯滤波器响应产生的边沿波形。

　　特定仪器的特殊DTA信息可以通过查阅其手册找到。通常情况下，规范意味着对任何边-边的定时测量都可确定结果精度，对NIST是有保障并可追溯的。上面的方程式中含有标度、信号幅度、输入噪声和其他影响因素。DTA这个话题太复杂，无法在本文中进行全面的解释。不过，如果试图按飞秒级来检定定时系统，则应考虑DTA。

　　测量分辨率

　　测量分辨率定义了可靠检测测量变化的能力，不要把它和测量精度，甚至是测量重复性相混淆。在定时测量中，分辨率是辨别信号定时中细微变化的能力，而不管变化是有目的的，还是由噪音引起的。硬件计数器的位宽度、甚至计数器的电频宽等基本因素，都会限制定时分辨率。某些隐性的因素，如执行算术平均运算的软件等，也会对定时分辨率构成限制。

　　硬件定时器中，如像典型时间间隔分析器(TIA、SIA)等，其定时分辨率的硬件限制在数百飞秒。如果硬件计数器或等效电路的时钟定在5GHz，那它就无法检测到小于0.2ps的任何变化。这是器件的物理局限。

　　实时示波器的定时分辨率则受到采样率、内插精度和基于软件的数学运算库的限制。在使用50Gsps采样率和SIN(X)/X内插时，分辨率可能会达到几十飞秒。因为在这种情况下分辨率是基于数学运算库的，因此实际分辨率低于一飞秒(0.0001ps)。

　　分辨率体现着测量定时中极细微变化的能力，但这可能并不一定反映真实情况。想想，当测量变化小于仪器内的固有噪声时，会发生什么情况?因此，在测量小幅噪声或抖动时，必须考虑示波器系统的抖动本底噪声。只是简单地知道系统分辨率，对理解精度或示波器的整体能力的实际极限并没有什么帮助。

　　抖动本底噪声(JNF)

　　抖动本底噪声(JNF)是抖动测量时仪器固有的噪声。在示波器中JNF决定着可以检测到的抖动底限。JNF附近的抖动幅度客观上是无法观察到的。验证JNF的方法之一，便是测量没有噪声的、完美定好的信号。尽管理想的信号非常少见，不过可用来表征抖动本底噪声的适合信号源还是存在的。对于这种测试，我们推荐采用的常用仪器为低相位噪声的高精度射频发生器。还可采用反射脉冲不变的短接传输线，来测量反射脉冲宽度。

　　高端示波器的JNF方程式如下：

　　式中FSj =最大输入范围，所有这些都假设是采用高斯滤波器响应产生的边沿波形。

　　TIE用于测量JNF，因为它包括信号中的任意相位误差，无论高频、低频、单事件或累积误差。此外，采用实时仪器，TIE方法的基准可成为一个经过计算的理想时钟。如图4所示，采用DPO/DSA实时示波器时，振荡器上的TIE极小，仅为328fs RMS。

　　

　　图4: 实时示波器抖动本底噪声的测量，TIE为328 fs RMS。

　　影响JNF的另一因素，是抖动噪声的频带将含在结果中。包括抖动在内的所有噪声都有频率分量，波长从几千米到几埃。当测量JNF时，还应考虑所涉及频带上的限制。通常来说，这些值表示最长记录长度和最大取样率上的JNF。

　　目前市面上性能最好的一款FPGA是数据率为11.3 Gbps的Altera Stratix IV。图5所示的测试报告，根据高性能采样示波器采集的数据生成，当Tj为22.18 ps时Rj仅395 fs。

　　

　　图5: Altera Stratix IV FPGA的抖动分析显示图( <400 fs Rj)

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