实验 数字锁相环与位同步

实验五  数字锁相环与位同步

一、 实验目的

    1. 掌握数字锁相环工作原理以及触发式数字锁相环的快速捕获原理。
    2. 掌握用数字环提取位同步信号的原理及对信息代码的要求。
3. 掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。

二、 实验内容

    1. 观察数字环的失锁状态、锁定状态。
    2. 观察数字环锁定状态下位同步信号的相位抖动现象及相位抖动大小与固有频差、信息代码的关系。
3. 观察数字环位同步器的同步保持时间与固有频差之间的关系。

三、 基本原理

    可用窄带带通滤波器，锁相环来提取位同步信号。实验一中用模数混合锁相环（电荷泵锁相环）提取位同步信号，它要求输入信号是一个准周期数字信号。实验三中的模拟环也可以提取位同步信号，它要求输入准周期正弦信号。本实验使用数字锁相环提取位同步信号，它不要求输入信号一定是周期信号或准周期信号，其工作频率低于模数环和模拟环。
用于提取位同步信号的数字环有超前滞后型数字环和触发器型数字环，此实验系统中的位同步提取模块用的是触发器型数字环，它具有捕捉时间短、抗噪能力强等特点。位同步模块原理框图如图5-1所示，电原理图如图5-2所示（见附录）。其内部仅使用+5V电压。

图5-1  位同步器方框图

位同步模块有以下测试点及输入输出点：
    • S-IN     基带信号输入点/测试点（2个）
• BS-OUT     位同步信号输出点/测试点（3个）
    图5-1中各单元与电路板上元器件的对应关系如下：
    • 晶振     CRY3：晶体；U39：7404
    • 控制器     U48：或门7432；U41：计数器74190
    • 鉴相器     U40：D触发器7474
    • 量化器     U45：可编程计数器8254
    • 数字环路滤波器   由软件完成
    • 数控振荡    U46、U45：8254
    • 脉冲展宽器    U47：单稳态触发器74123
    位同步器由控制器、数字锁相环及脉冲展宽器组成，数字锁相环包括数字鉴相器、量化器、数字环路滤波器、数控振荡器等单元。
    下面介绍位同步器的工作原理。
    数字锁相环是一个单片机系统，主要器件是单片机89C51及可编程计数器8254。环路中使用了两片8254，共六个计数器，分别表示为8254A0、8254A1、8254A2、8254B0、8254B1、8254B2。它们分别工作在M0、M1、M2三种工作模式。M0为计数中断方式，M1为单稳方式，M2为分频方式。除地址线、数据线外，每个8254芯片还有时钟输入端C、门控信号输入端G和输出端O。
数字鉴相器电原理图及波形图如图5-3（a）、图5-3（b）所示。输出信号宽度正比于信号ui及uo上升沿之间的相位差，最大值为ui的码元宽度。称此鉴相器为触发器型鉴相器，称包含有触发器型鉴相器的数字环路为触发器型数字锁相环。

图5-3  数字鉴相器

量化器把相位误差变为多进制数字信号，它由工作于M0方式、计数常数为N0的8254 B2完成（N0为量化级数，此处N0=52）。ud作为8254B2的门控信号，ud为高电平时8254B2进行减计数，ud为低电平时禁止计数，计数结束后从8254B2读得的数字为
Nd= N0-N’d
式中N’d为ud脉冲宽度的量化值（下面用量化值表示脉冲宽度和时间间隔），N0≥N’d，读数结束后再给8254B2写入计数常数N0。读数时刻由8254A2控制，它工作在M1模式，计数常数为N0，ui作为门控信号。一个ui脉冲使8254A2产生一个宽度为N0的负脉冲，倒相后变为正脉冲送到89C51的 端，而89C51的外中断1被设置为负跳变中断申请方式。由于8254A2产生的脉冲宽度不小于ud脉冲宽度且它们的前沿处于同一时刻，所以可以确保中断申请后对8254B2读数时它已停止计数。
    数字环路滤波器由软件完成。可采用许多种软件算法，一种简单有效的方法是对一组N0作平均处理。设无噪声时环路锁定后ui与uo的相位差为N0/2，则在噪声的作用下，锁定时的相位误差可能大于N0/2也可能小于N0/2。这两种情况出现的概率相同，所以平均处理可以减小噪声的影响，m个Nd值的平均值为
        （5-2）
数字滤波器的输出为
                        Nc = No / 2 + Nd        (5-3）
数控振荡器由四个8254计数器及一些门电路构成，其原理框图如图5-4所示，图中已注明了各个计数器的工作方式和计数常数。
    以下分析环路的锁定状态及捕捉过程，此时不考虑噪声的影响。

图5-4  数控振荡器

    环路开始工作时，软件使8254B0和8254B1输出高电平，从而使8254A1处于计数工作状态、8254B1处于停止计数状态，G6处于开启状态，8254A1输出一个周期为N0的周期信号。若环路处于锁定状态，则N’d=N0/2，由式（5-1）及式（5-2）得Nd=N0/2。此时89c51的P1.4口不输出触发脉冲，8254A0输出端仍保持初始化时的高电平，从而使8254B0的门控端G保持低电平、输出端O保持高电平。这样可保持8254A1、8254B1的工作状态不变、环路仍处于锁定状态。若环路失锁，则N’d≠N0/2，Nd≠N0/2，P1.4口输出一个正脉冲u2，在u2作用下，8254A0输出一个宽度为N0的负脉冲，倒相后变为正脉冲u3送给与门G2。G2的另一个输入信号u1来自8254A1。在G1输出的宽度为N 0的正脉冲持续时间内，8254A1一定有（也只有）一个负脉冲信号输入，此负脉冲经G4倒相后与G1输出的正脉冲相与后给8254B0的G端送一个触发信号u4。在u4的作用下，8254B0输出一个宽度为N0-2的负脉冲。在这段时间内，8254A1停止计数工作，8254B1进行减计数且在此时间内的最后一个时钟周期输出一个负脉冲。8254B0输出的负脉冲的后沿重新启动8254A1，使它重新作÷N0分频。设m=1，上述过程的有关波形如图5-5所示，图中u?O为环路锁定状态下数控振荡器的输出信号。由图5-5可见，不管失锁时相位误差多少（不会大于N0），只要对数控振荡器作一次调整，就可使环路进入锁定状态，从而实现快速捕捉。
    程序流程如图5-6所示，输入信号ui使IE1置“1”，且使8254B2计数，对IE1进行位操作时又使之置“0”。由于量化误差，故当Nd为N0／2，N0/2＋1或N0/2－1时，环路皆处于锁定状态，不对数控振荡器进行调整。程序中令m=16，进行16次鉴相后做一次平均运算，若发现环路失锁，则对数控振荡器进行一次调整。
    控制器的作用是保证每次对8254B2进行读操作之前鉴相器只输出一个正脉冲，它由或门7432（U5:B）及16分频器74190（U13）组成。

图5-5  捕获过程波形

    当数字环输入信号的码速率与数控振荡器的固有频率完全相同时，环路锁定后输入信号与反馈信号（即位同步信号）的相位关系是固定的且符合抽样判决器的要求（当然开环时它们的相位误差也是固定的，但不符合抽样判决器的要求）。输入信号码速率决定于发送端的时钟频率，数控振荡器固有频率决定于位同步器的时钟频率和数控振荡器固有分频比。由于时钟信号频率稳定度是有限的，故这两个时钟信号的频率不可能完全相同，因此锁相环输入信号码速率与数控振荡器固有频率不可能完全相等（即环路固有频差不为0）。数字环位同步器是一个离散同步器，只有当输入信号的电平发生跳变时才可能对输入信号的相位和反馈信号的相位进行比较从而调整反馈信号的相位，在两次相位调整的时间间隔内，反馈信号的相位相对于输入信号的相位是变化的，即数字环位同步器提取的位同步信号的相位是抖动的，即使输入信号无噪声也是如此。

图5-6  锁相环程序流程

    显然，收发时钟频率稳定度越高，数字环的固有频差就越小，提取的位同步信号的相位抖动范围越小。反之，对同步信号的相位抖动要求越严格，则收发时钟的频率稳定度也应越高。
    位同步信号抖动范围还与数字位同步器输入信号的连“1”或“0”个数有关，连“1”或“0”个数越多，两次相位调整之间的时间间隔越长，位同步信号的相位抖动越大。
    对于NRZ码来说，允许其连“1”、连“0”的个数决定于数字环的同步保持时间tc。tc与收发时钟频率稳定度?、码速率RB、允许的同步误差最大值 的关系为：
tC =η/（2RBε）
tC的定义是：位同步器输入信号断开后，收发位同步信号相位误差不超过 的时间。
关于数字环位同步器的工作原理，可参考文献[3]、[4]、[5]。
用模拟环位同步器或模数环位同步器提取的位同步信号的相位抖动与固有频差无关，但随信息码连“1”、连“0”的个数增多而增大。

四、 实验步骤

    本实验使用数字信源单元和位同步单元。
    1、熟悉位同步单元工作原理。将数字信源单元的NRZ-OUT连接到位同步单元的S-IN点，接通实验箱电源。调整信源模块的K1、K2、K3开关，使NRZ-OUT的连“0”和连“1”个数较少。
    2、观察数字环的锁定状态和失锁状态。
将示波器的两个探头分别接数字信源单元的NRZ-OUT和位同步单元的BS-OUT，调节位同步单元上的可变电容C2，观察数字环的锁定状态和失锁状态。锁定时BS-OUT信号上升沿位于NRZ-OUT信号的码元中间且在很小范围内抖动；失锁时，BS-OUT的相位抖动很大，可能超出一个码元宽度范围，变得模糊混乱。
    3、观察位同步信号抖动范围与位同步器输入信号连“1”或连“0”个数的关系。
调节可变电容使环路锁定且BS-OUT信号相位抖动范围最小（即固有频差最小），增大NRZ-OUT信号的连“0”或连“1”个数，观察BS-OUT信号的相位抖动变化情况。
    4、观察位同步器的快速捕捉现象、位同步信号相位抖动大小及同步保持时间与环路固有频差的关系。
    先使BS-OUT信号的相位抖动最小，按一下复位键，观察NRZ-OUT与BS-OUT信号的之间的相位关系变化快慢情况，再按一下复位键，观察快速捕捉现象（位同步信号BS-OUT的相位一步调整到位）。再微调位同步单元上的可变电容（即增大固有频差）当BS-OUT相位抖动增大时按一下复位键，观察NRZ-OUT信号与BS-OUT信号的相位关变化快慢情况并与固有频差最小时进行定性比较。

五、 实验报告要求

    1、数字环位同步器输入NRZ码连“1”或连“0”个数增加时，提取的位同步信号相位抖动增大，试解释此现象。
    2、设数字环固有频差为Δf，允许同步信号相位抖动范围为码元宽度TS的η倍，求同步保持时间tC及允许输入的NRZ码的连“1”或“0”个数最大值。
    3、数字环同步器的同步抖动范围随固有频差增大而增大，试解释此现象。
4、若将AMI码或HDB3码整流后作为数字环位同步器的输入信号，能否提取出位同步信号？为什么？对这两种码的信息代码中连“1”个数有无限制？对AMI码的信息代码中连“0”个数有无限制？对HDB3码的信息代码中连“0”个数有无限制？为什么？
5、试提出一种新的环路滤波器算法，使环路具有更好的抗噪能力。
6、试解释本实验使用的数字锁相环快速捕捉机理，并与超前滞后型数字环进行比较。

更多锁相环知识请访问 http://www.elecfans.com/zhuanti/PLL.html