实现这三种TFET的具体技术 - 东芝新型TFET晶体管，使MCU功耗降至1/10

　　提高作为TFET缺点的导通电流

　　（1）是利用硅的外延生长，能以自对准工艺形成开/关特性出色的陡峭隧道结。形成隧道结时，在源极与沟道之间设置了防止源极中的添加杂质（B）扩散的 C（碳）掺杂层，还在沟道中添加P（磷）以降低阈值电压。通过这些措施，这种TFET的导通电流较以往的硅材料TFET提高了约一位数，还降低了工艺偏差。

　　

　　利用硅的外延生长 ）

　　

　　导通电流大，工艺偏差小

　　（2）利用了带隙比硅窄的材料SiGe，目的是在保持与CMOS工艺的亲和性的同时，获得比硅材料TFET更高的导通电流。

　　不过，即使源极、漏极和沟道全部采用SiGe，其效果也很小。东芝通过能带图推测了在构成CMOS的pFET和nFET的哪部分采用SiGe能提高导通电流。结果发现，在pFET的沟道和nFET的源极采用SiGe时，效果达到最大化。

　　与以往的硅材料TFET相比，这种TFET的导通电流提高到了100倍。通过部分去除源极端的SiGe，还抑制了采用SiGe造成的关态漏电流增大现象。

　　

　　在SiGe的应用位置上下工夫

　　

　　既能提高导通电流又能降低关态漏电流

　　采用无结构造将偏差降到最小

　　（3）采用去除了源极和沟道间的物理隧道结的“无结（Junctionless）”构造。这是此前不存在的“全新概念的器件”（后藤）。

　　据后藤介绍，立式TFET原本就采用了耐工艺偏差的构造，但为了形成隧道结而追加的制造工艺，使偏差不可避免地增大。因此，此次的构造弃用物理隧道结，利用加载栅极电场时耗尽层的扩展，以电气方式形成隧道结。对这种新构造器件的工作情况进行验证发现，其工艺偏差比横式TFET减少了一半。

　　

　　去掉物理隧道结

　　

　　偏差减半

　　今后，东芝将以量产为目标，开发把MOSFET和TFET配备在同一个芯片上的技术。其课题在于制造成本。TFET的制造工序数量比MOSFET更多，因此该公司打算使其在性能和芯片面积方面占优势，由此抵消成本增加的部分。计划使制造工序数“仅比MOSFET增加15％左右”（川中）。性能方面，计划使 S因子由目前的100左右降到60以下。

　　工艺技术“不打算采用（应用处理器使用的）最尖端工艺，而是利用65nm工艺或者更宽松的设计规则”（川中）。东芝计划在自家工厂量产这些产品。