SPI4.2接口时序分析 - 高速电路设计中时序计算方法与应用实例

　　SPI4.2接口时序分析

　　SPI4.2（System Packet Interface Level4， Phase 2）接口是国际组织OIF制定的针对OC192（10Gbps）速率的接口。目前广泛应用在高速芯片上，作为物理层芯片和链路层芯片之间的接口。SPI4.2的接口定义如下：

　　SPI4.2接口信号按照收、发方向分为两组，如图3中，以T开头的发送信号组和以R开头的接收信号组。每组又分为两类，以发送信号组为例，有数据类和状态类，其中数据类包含TDCLK、TDAT［15:0］，TCTL，状态类包含TSCLK，TSTAT［1:0］。

　　

　　SPI4.2借口信号

　　中，状态类信号是单端LVTTL信号，接收端利用TSCLK的上升沿对 TSTAT［1:0］采样，方向为从物理层芯片发往链路层芯片;数据类信号是差分LVDS信号，接收端利用TDCLK的上升沿与下降沿对 TDAT［15:0］和TCTL采样，即一个时钟周期进行两次采样，方向为从链路层芯片发往物理层芯片。

　　由于接收信号组与发送信号组的时序分析类似，因此本文仅对发送信号组进行时序分析。

　　在本设计中，采用Vitesee公司的VSC9128作为链路层芯片，VSC7323作为物理层芯片，以下参数分别从这两个芯片的Datasheet中提取出来。

　　● 状态类信号的时序分析

　　对状态类信号，信号的流向是从物理层芯片发送到链路层芯片。

　　第一步，确定信号工作频率，对状态类信号，本设计设定其工作频率和时钟周期为：

　　Freq=78.125MHz;

　　Tcycle = 1/ Freq = 12.8ns;

　　第二步，从发送端，即物理层芯片手册提取以下参数：

　　-1ns < Tco < 2.5ns;

　　第三步，从接收端，即链路层芯片手册提取建立时间和保持时间的要求：

　　Tsetup（min） = 2ns;

　　Thold（min） = 0.5ns;

　　将以上数据代入式1和式2：

　　2.5ns + （Tflight-data - Tflight-clk）MAX + 2ns < 12.8ns

　　-1ns + （Tflight-data - Tflight-clk）MIN >0.5ns 整理得到：

　　1.5ns < （Tflight-data - Tflight-clk） < 8.3ns

　　基于以上结论，同时考虑到Vsig = 6inch/ns，可以得到如下结论，当数据信号和时钟信号走线长度关系满足以下关系时，状态类信号的时序要求将得到满足：TSTAT信号走线长度比TSCLK长9英寸，但最多不能超过49.8英寸。

　　● 数据类信号的时序分析

　　对数据类信号，信号的流向是从链路层芯片发送到物理层芯片。

　　第一步，确定信号工作频率，对数据类信号，本设计设定其工作频率为：

　　Freq=414.72MHz;

　　与状态类信号不同的是，数据类信号是双边沿采样，即，一个时钟周期对应两次采样，因此采样周期为时钟周期的一半。采样周期计算方法为：

　　Tsample = 1/2*Tcycle = 1.2ns;

　　第二步，从发送端，即链路层芯片手册提取以下参数：

　　-0.28ns < Tco < 0.28ns;

　　第三步，从接收端，即物理层芯片资料可以提取如下需求：

　　Tsetup（min） = 0.17ns;

　　Thold（min） = 0.21ns;

　　将以上数据代入式1和式2，需特别注意的是，对数据类信号，由于是双边沿采样，应采用Tsample代替式1中的Tcycle：

　　0.28ns + （Tflight-data- Tflight-clk）MAX + 0.17ns < 1.2ns

　　-0.28ns + （Tflight-data- Tflight-clk）MIN>0.21ns

　　整理得到：

　　0.49ns < （Tflight-data - Tflight-clk） < 0.75ns

　　基于以上结论，同时考虑到Vsig = 6inch/ns，可以得到如下结论，当数据信号和时钟信号走线长度关系满足以下关系时，数据类信号的时序要求将得到满足：TDAT、TCTL信号走线长度比TDCLK长2.94英寸，但最多不能超过4.5英寸。

　　结论

　　高速电路中的时序设计，虽然看似复杂，然而只要明晰其分析方法，问题可以迎刃而解。