基于CD4046构成的PLL及应用

CD4046 构成的 PLL 在通信、频率处理、自动控制等技术领域中应用较为广泛 ，正确理解 CD4046 对掌握电路基本组成、原理及应用 ，对处理实际工程问题有很大帮助。

 

基于CD4046构成的PLL及应用 ----锁相环的基本原理及组成

锁相环的主要任务是保证本机的振荡器产生的频率和相位与接收来的基准信号频率和相位完全相同 ，称为同步。

锁相环主要组成是由由相位比较器、压控振荡器、低通滤波器三部分组成 ，其组成方框图如图 1 所示。

图1相环的组成方框图

锁相环的基本工作原理;相位比较器（APC） 输入两个信号 ，一个是输入信号 Ui ，在工程上称为基准信号（在通信和广振荡信号 Uo ，本机振荡器是一个压控振荡器（ VCO） ，振荡频率由低通滤波器上建立起来的平均电压 Ud 大小决定。两个信号在 APC 中进行相位比较 ，比较结果产生的误差电压 Uf大小正比于 Ui 与 Uo 两个信号的相位差 ，也就是说将相位差转换为误差电压 ，这个误差电压经低通滤波器滤除高频分量 ，得到一个平均的直流电压 Ud ， Ud 加到压控振荡器（VCO） 的输入端 ，控制压控振荡器的振荡频率 ，直至 VCO 输出频率和输入信号频率获得一致。这时两个信号的频率相同 ，两相位差保持恒定（即同步） 称作相位锁定。当锁相环锁定时 ，它还具有”捕捉”信号的能力 ，VCO 可在某一范围内自动跟踪输入信号的变化 ，如果输入信号频率在锁相环的捕捉范围内发生变化 ， 锁相环能捕捉到输人信号频率 ， 并强迫VCO 锁定在这个频率上。

基于CD4046构成的PLL及应用 ----锁相环 CD4046 的结构及内部电路原理

图 2 是 CD4046 外结构图 ，图 3 是 CD4046 内部电原理图 ，从图中可以看出 ，主要由 VCD 压控振荡器、相位比较器 1和相位比较器 2 、线性放大器、源跟随器整形电路等组成。比较器 1 采用异或门结构 ，当两个输入端信号 Ui 、Uo 的电平状态相异时（即一个高电平 ，一个为低电平） ，输出端信号 Uf 为高电平;反之 ，Ui 、Uo 电平状态相同时（即两个均为高 ，或均为低电平） ，Uf 输出为低电平。当 Ui 、Uo 的相位差Δφ在 0°- 180°范围内变化时 ，Uf 的脉冲宽度 M 亦随之改变 ，即占空比亦在改变。

图2CD4046 外结构图

图3CD4046 内部电原理图

从比较器 1 的输入和输出信号的波形（如图 4所示） 可知 ，其输出信号的频率等于输入信号频率的两倍 ，并且与两个输入信号之间的中心频率保持 90°相移。对相位比较器 Ⅰ，它要求 Ui 、Uo 的占空比均为 50 % （即方波） ，这样才能使锁定范围为最大。对相位比较器 1 ，它要求 Ui 、Uo 的占空比均为 50 % （即方波） ，这样才能使锁定范围为最大。

图4相位比较器 1 波形分析

相位比较器 2 是一个由信号的上升沿控制的数字存储网络。它对输入信号占空比的要求不高 ，允许输入非对称波形 ，它具有很宽的捕捉频率范围 ，而且不会锁定在输入信号的谐波。它提供数字误差信号和锁定信号 （相位脉冲） 两种输出 ，当达到锁定时 ，在相位比较器 2 的两个输入信号之间保持 0°相移。对相位比较器 2 而言 ，当 14 脚的输入信号比 3脚的比较信号频率低时 ，输出为逻辑低电平“0”;反之则输出逻辑高电平“1”。如果两信号的频率相同而相位不同 ，当输入信号的相位滞后于比较信号时 ，相位比较器 2 输出的为正脉冲 ，当相位超前时则输出为负脉冲。在上述两种情况下 ，从 1 脚都有与上述正、负脉冲宽度相同的负脉冲产生。从相位比较器 2 输出的正、负脉冲的宽度均等于两个输入脉冲上升沿之间的相位差。而当两个输入脉冲的频率和相位均相同时 ，相位比较器 2 的输出为高阻态 ，则 1 脚输出高电平。上述波形如图 5 所示。由此可见 ，从 1 脚输出信号是负脉冲还是固定高电平就可以判断两个输入信号的频率和相位。

图5相位比较器 2 波形分析