系统的实现 - 基于单片机与FPGA的直接频率数字合成器的设计方案

　　4.系统的实现

　　4.1 系统的计算与仿真

　　用MAX+plusⅡ设计DDS系统数字部分最简单的方法是采用原理图输入。相位累加器调用lmp_add_sub加减法器模块，相位累加器设计的好坏将直接影响到整个系统的速度，采用流水线技术能大幅度地提升速度。波形存储器（ROM）通过调用lpm_rom元件实现，其LPM_FILE的值。mif是一个存放波形幅值的文件。波形存储器设计主要考虑的问题是其容量的大小，利用波形幅值的奇、偶对称特性，可以节省3/4的资源，这是非常可观的。为了进一步优化速度的设计，可以选择菜单Assignal GlobalProject Logic Synthesis的选项Optimize10（速度），并设定Global Project LogicSynthesis Style为FAST，经寄存器性能分析最高频率达到100MHZ以上。DDFS中的分频、累加器及正弦波的仿真如图6、7、8所示。

　　

　　4.2 单片机的编程实现

　　由于使用了8051单片机及FPGA构成的DDS系统，外围电路变得异常简单，而FPGA的使用使单片机的程序大大简化。DDS系统及其与单片机的接口部分用VHDL语言写。在设计过程中波形频率随CPU的频率而变化，单片机的实时时钟经过PLL倍频电路产生系统时钟频率fc，fc再经过分频得到CPU时钟频率（CPUCLK）可通过对P_SystemClock（写）（7013H）单元编程来控制。在设计过程中，波形编辑的第一步就是进行CPU频率选择，选择最高频和最低频作为粗调，在用键盘和中断进行微调，以便达到所需的频率、相位及其幅值。单片机编程的总体流程图如图9所示。

　　

　　5.结束语

　　本文结合实际需要，提出一种基于单片机和FPGA的直接频率数字合成器的设计方案。方案以FPGA为核心模块，以单片机为控制模块，采用直接数字频率合成技术设计了双通道相位关系可调的信号发生器，输出信号频率范围为0~20KHz，频率分辨率高于20Hz，相位调节步进1o.两个通道不仅可以输出相同频率的信号，还可以输出不同相位、不同幅值的正弦信号。经系统仿真表明，本方案可达到预定要求，应用方便灵活。