算术结构 - UltraScale器件内置的相关功能与5G系统的设计息息相关

对于这类算术结构，已经证明如果尾数宽度略有上升，从23位上升到26位，则与真正的单精度浮点实现相比，准确度会有所提高，但会减少延迟和空间占用。UltraScale架构非常适合该用途，因为它只需2个DSP48 Slice就可以打造单精度的融合乘法器，而7 系列器件则需使用3个Slice以及其它架构逻辑。

预加法器集成在位于乘法器前面的DSP48 Slice中，可提供一种高效的对称滤波器实现方式，这在DFE设计中很常见，可以实现数字上变频器(DUC)和数字下变频器(DDC)功能。对于N抽头对称滤波器来说，其输出实例的计算方式如下：

其中x(n)代表输入信号，h(n)代表滤波器脉冲响应，其中h(n)=h(N-1-n)。

因此，成对的输入实例会被馈送入预加法器中，而输出则会进一步乘以相应的滤波器系数。在7 系列架构上，预加法器必须使用DSP48E1的30位输入端（A）以及25位输入端（D），且其输出端需连接乘法器的25位输入端，同时将输入端B布线至18位乘法器输入端。

因此，在建立对称滤波器时，系数数值化后不得超过18位，这样可将阻带衰减限制在85到90dB左右。对于新一代5G无线电系统来说，这也许会成为问题，因为该系统很可能在干扰水平较高的环境下运行，因此也许需要更大的衰减。

通过额外的W-mux多路复用器可将第四个输入操作数添加到ALU中对无线电应用最为有益。

UltraScale架构解决了这个问题，因为可选择预加法器输入端作为A或B，并在输出端集成了一些多路复用逻辑，从而支持将D±A或D±B馈送至任意乘法器输入端（27位或18位输入端）。因此，可支持系数达27位的对称滤波器。赛灵思还为DSP48E2 Slice添加了另一项功能，将预加法器输出端连接至乘法器的两个输入端（在18位输入端上设有恰当的MSB截断）。这样便可以执行多达18位数据的（D±A）²或（D±A）²运算，从而可有效用于评估平方误差项的总和。此类运算在优化问题中十分常见，比如，在实施最小平方解决方案以获得调制解调器均衡器系数时，或按时间排列两个信号时。

毫无争议，通过额外的W-mux多路复用器将第四个输入操作数添加到ALU中对无线电应用最为有益。相比7 系列器件上针对此类设计相同的实现方案，这个操作数通常可以将DSP48需求量减少10%-20%。

只能将W-mux输出加入ALU（不允许减少）中，并可将其动态设置为寄存器C或P内容，或在FPGA配置过程中将其设为常量值（比如用于DSP48输出端的收敛舍入或对称舍入的常量），或只需将其归零。通过这种方式可在使用乘法器时执行真正的三输入运算，如A*B+C+P，A*B+C+PCIN，A*B+P+PCIN，而这在7 系列架构中是不可能实现的。的确，使用乘法器阶段会生成最后两个部分乘积输出，然后将其添加到ALU中，以完成运算（见图1）。因此，启动乘法器后，乘法器将使用ALU的两个输入端并执行一项三输入运算，而7 系列器件则无法执行。

受益于这一额外ALU输入端的两个最主要实例是半并行滤波器和复合乘积累加（MAC）操作数。下面我们将对这两个实例进行详细讲解。

关于滤波器和MAC

在任何DFE应用中，线性滤波器都是最常用的处理单元。在赛灵思 FPGA上集成此项功能后，建议[6]尽可能实现多通道滤波器，因为它的复合采样率（定义为通道数量与每条通道一般信号采样频率的乘积）与该设计运行所用的时钟速率相同。在所谓的并行架构中，每个DSP48 Slice根据数据通道支持单一滤波器系数，从而大幅简化了控制逻辑，并因此最大限度地降低设计资源利用率。

但是由于提高了时钟速率（例如，在最低速度等级UltraScale器件上时钟速率超过500 MHz），且滤波器以相对较低的采样率运行，因此通常会选择时钟速率作为复合采样率的倍数。可尽量提高时钟速率，以进一步减小设计占用的空间，同时降低功耗。在这种情况下，将需建立一个半并行架构，其中每个DSP48会根据通道处理K系数，而K是时钟速率与复合采样率之间的比率。最高效的实现方案包括将滤波器拆分为多个K相位，每个DSP48可处理这些K相位的一个特定系数。