详解JESD204B串行接口时钟需求及其实现方法

　　随着数模转换器的转换速率越来越高，JESD204B 串行接口已经越来越多地广泛用在数模转换器上，其对器件时钟和同步时钟之间的时序关系有着严格需求。本文就重点讲解了JESD204B 数模转换器的时钟规范，以及利用TI 公司的芯片实现其时序要求。

　　1. JESD204B 介绍

　　1.1 JESD204B 规范及其优势

　　JESD204 是基于SerDes 的串行接口标准，主要用于数模转换器和逻辑器件之间的数据传输，其最早的版本是JESD204A， 现在是JESD204Bsubclass0， subclass1， subclass2。区别主要在于其对同步和链路间固定时差的测量。目前市场上比较多地数模转换器接口是JESD204B subclass1。其最大传输速率可达12.5Gbps，支持多链路和多器件的同步以及固定时差的测量。下表是各版本之间的差异：

　　在JESD204 接口出现以前，数模转换器的数字接口绝大多数是差分LVDS 的接口，这就造成了布板的困难，当PCB 的密度很大的时候就需要增加板层从而造成印制板的成本上升。而JESD204B 接口是串行接口，能有效减少数据输出的差分对，能最大限度的简化Layout。因此JESD204B 是高密度板不可或缺的接口。但因其需要进行严格的同步和以及时延的测量，与之接口的逻辑会比LVDS 接口复杂很多，幸运的是现在逻辑厂商都集成了专用的JESD204IPCore 在他们的软件里，从而简化了逻辑的设计。

　　1.2 JESD204B 时钟的需求

　　尽管JESD204B 也有不同的版本，但越来越多的厂商选择Subclass1，因此市面上绝大多数的数模转换器都是基于这个版本设计的。本文就以JESD204B subclass1 来讨论时钟的时序需要以及TI 时钟芯片方案的实现。任何一个串行协议都离不开帧和同步，JESD204B 也不例外，也需要收发双方有相同的帧结构，然后以一种方式来同步，即辨别起始。JESD204B是以时钟信号的沿来辨别同步的开始，以及通过一定的握手信号使得收发双方能够正确识别帧的长度和边界，因此时钟信号及其时序关系对于JESD204B 就显得极其重要。下图是典型的JESD204B 系统的系统连接，Device Clock 是器件工作的主时钟，一般在数模转换器里为

图1

　　其采样时钟或者整数倍频的时钟，其协议本身的帧和多帧的时钟也是基于Device Clock。SYSREF 是用于指示不同转换器或者逻辑的Device Clock 的沿，或者不同器件间Deterministic latency 的参考。如下图所示，Device Clock 和SYSREF 必须满足的时序

　　关系。SYSREF 的第一个上升沿要非常容易的能被Device Clock 捕捉到，这样就需要SYSREF和Device Clock 满足上图的时序关系。通常会因为PCB 的线长以及时钟器件不同通道输出时的Skew，会带来一定的误差，Device Clock 的上升沿不一定正好在SYSREF 的脉冲的正中间，工程上只要在一定范围内就能保证JESD204 收发正常工作。