数据转换器的发展史与JESD204B接口设计

模拟数字转换器(ADC)与数字模拟转换器(DAC)自数字时代之初就存在，自70年代末期、80年代初期，德州仪器(TI)率先推出单芯片数字信号处理器(DSP)，提供工程师设计系统所需工具，轻易超越模拟组件的效能。

 

早期数据转换器速率相对缓慢，并使用并联接口连接DSP或处理器，随着制程技术进步，数据转换器的速度及动态范围(位数)也一并改善，因此需要更快、更宽的总线。

今日现代数据转换器中，十亿取样(Gigasample)的每秒转换率都远高于12位，换算成总线传输速率，则超过每秒15亿字节，故工程师使用印刷电路板连接DSP、处理器或现场可编程门阵列(FPGA)时，都会面临挑战。系统内若有多个ADC或DAC，且模拟输入或输出必须相位一致，则情况会更加复杂，并联总线必须与电子长度及确定性延迟相符，对配置更是场梦魇。

早在超高速数据转换器问世之前，业界便已意识到这项问题存在，因此推出串行化低电压差分讯号(LVDS)接口以降低互连数，这项接口排列并联总线后，提供LVDS位频率找回数据，但因为频率与数据路径的关系，路由仍是项问题。

延续串行化概念　标准规范持续修正

不过在此方案下，单一封装与单一频率内可包括多个数据转换器，至今仍有些应用藉由这种方式减少针脚数，例如德仪的ADC3445在单一48针脚、8平方厘米的封装内，包含四个125-Msample/s、14位ADC。

到了21世纪初，数据转换器速率的提升明显造成路由问题，美国电子工程设计发展联合协会(JEDEC)因此在2006年推出JESD204标准，延续串行化接口概念，使用3.125Gb/s联机速率，并实行编码及框架处理，免除额外数据频率需求。原始标准仅提供单一通道，且欠缺校准方法，为了确保多部数据转换器的相位一致，需要共同的框架频率。

2008年4月，JEDEC推出A修正版，为高吞吐量增加通道，但仍需共同框架频率才能同步；2011年7月推出B修正版，提高线路速率至12.5Gb/s，并支持确定性延迟(对相位一致非常重要)，以及数据转换器同步的内部方式。

定义实体接口　提供更大信道

JESD204B接口包含一项或多项高速、单向、电流模式逻辑(CML)差分对，载运数据转换器的数据称为「信道」。信道数量与串行化LVDS接口不同，无须与转换器数量相当，但与PCI Express同样为接口提供更大信道，这是一般改用JESD204B时常出现的误解。

其他三种针脚也很重要：装置频率(DEVCLK)在早期修正版本称为「框架频率」、系统参考讯号(SYSREF)、主动低同步针脚(/SYNC)，依据装置模式不同，这些额外针脚可记录各项时间，如模拟转换，以及数据在数据转换器与处理组件之间的移动(图1)。

图1 多项JESD204B接口连接范例

数据转换器运用DEVCLK取得多项内部频率讯号，例如「内部框架频率」传输数据、「取样频率」记录转换时间、「地方多重框架频率」(LMFC)建立确定性延迟。SYSREF为相位参考讯号，在子类别内汲取LMFC(在子类别零或子类别二不使用)；/SYNC讯号可用于各子类别数据传输同步，以及子类别二的LMFC相位参考。

确立数据格式　传输更稳定

相较于简易串行化LVDS接口，JESD204B使用的模型近似于网络协议或开放系统接口(OSI)，其中每一层各有不同功能，编码端先后执行每一层的功能，接收端执行顺序则相反，以重建数据。

每一层发挥不同功能，让传输器与接收器数据通过更稳定，JESD204B标准共有传输、扰频(非必要，但建议使用)、数据链路、实体等四层。
传输层功能较复杂，将数据以8位为单位分组，在传输侧每个讯框内包含多个8位，而接收侧顺序则相反。对8位数据转换器相当简单，但对于11位数据转换器等其他组件则较为复杂，也会在串流内加入控制位，向接收器沟通状态信息(图2)。

图2 在此案例中，传输层可连结各层对抗应，在串流内植入控制位，向接收器沟通状态信息。

非必要的扰频层可建立随机数据模式，将系统内噪声与相关联讯号降至最低，藉由固定多项式1 + X^14 + X^15，使用序列反馈移位寄存器及OR互斥闸，在编码与译码对称。这项简易的讯号频谱展开方式之下，只要自连结层接收两个8字节后，接收器的去扰频器就会锁住，虽然这项功能并非必要，但相当有助于频谱纯净度。

数据链路层负责8b/10b编码，让8字节与10位标准符号之间转换，本层亦负责建立工作连结，包括讯框与通道校准，数项标准8b/10b符号为此预留，并监控连结体质。编码亦包括20%的开销惩罚，未来版本可能移往64/66b等更高阶的编码，以重拾接口内流失的带宽。

物理层纯粹为驱动器与接收器，移动位与频率数据复原(CDR)线路，实体接口运用交流电(AC)耦合CML驱动器与接收器，8b/10b编码提供直流电(DC)平均，并避免AC耦合时发生基线飘移；编码也为CDR提供足够的边缘过渡，在建立链接时迅速锁住数据。

总而言之，数据转换器与处理组件建立链接时，会使用这四层，并且稳定地从发送器传输数据控制器数据及控制信息至接收器。

为达到向后兼容，JEDEC建立「子类别」概念，让界面可应用于各种运作模式，子类别零是与A修正版兼容的模式，但亦支持12.5Gb/s信道速率，这项模式与A修正版相同，支持多种同步数据转换器，但并不支持确定性延迟。

建立子类别　达到向后兼容

数据转换器之间的延迟或许固定，但启动时仍会变化，所以系统设计人员必须提供解决方案，判断个别数据转换器的数据何时会抵达FPGA或处理器，而且此模式并未使用SYSREF。子类别一提供确定性延迟，以及内部多重装置同步，同时使用内部讯框、地方多重框架频率及SYSREF频率讯号。数据转换器与处理组件的符号串行传输时，使用内部框架频率，而LMFC提供已知延迟的参考。

DEVCLK加上SYSREF讯号的相位决定内部框架频率与LMFC，由于在此模式中，DEVCLK与SYSREF关系密切，SYSREF必须与装置频率同步，进而限制配置，让两项讯号能够相符，不过因为子类别零之中的SYNC讯号，所以数据信道无须相符。

在子类别二之中，每项装置的内部框架频率与LMFC相同，与子类别一无异，但此时需要SYNC讯号达到同步与确定性延迟，在本模式中，SYNC讯号的相位可校准内部框架频率与LMFC，且必须与DEVCLK达到源同步。由于DEVCLK及/SYNC的时间需求严格，这项模式并不推荐用于极高采样率。

介绍完基本知识后，接着说明如何相连，让模拟讯号抵达或离开处理组件。数据转换开始前，必须先建立多项速率，许多工程师也在此迟疑，因为这项接口的组成选项众多，使用FPGA建立JESD204B接口也相当复杂。

建立连接以控制模拟讯号

首先得建立数据转换器与处理组件的链接，必须确立低态有效讯号/SYNC(输入至发送器侧)，发送器接口即可开始传送K28.5 comma符号，让接收器CDR可相位锁定比特流，并找到数据流的字符边界。若链接包括多条通道，并在子类别零之中运作，/SYNC讯号必须混合后，同时送至发送器，子类别一与子类别二则无此要求。

达成代码组同步(CGS)后，/SYNC即可停止启动，在下一项非K28.5符号中，接收器就会校准讯框边界，也启动初始通道同步(ILA)序列，校准多条通道。即便具备扰频功能，这项序列也不受影响。ILA在传输器侧传输数据，长度为四项多重讯框，多重讯框以K28.0符号为起点(子序列起点)，并以K28.3符号为终点(信道校准子元)(图3)。

图3 接收器讯框边界校准完成后，会触发JESD204B最初通道同步。

四项多重讯框传输完成后，就会启动扰频，将用户数据传输至接收器，建议可善用许多信息转换器或FPGA JESD204B IP区块内建的诊断功能，许多都包含既有模式的传输选项，如斜波、正弦波等，此模式常使用数据转换器的完整动态范围，以仿真实际转换后的数据。

也可以在传输层的数据转换器测试模式中，植入预决定的8字节模式，比除错测试模式简单。开机时，若使用逻辑分析工具或FPGA编码监控信道流量，记得关闭扰频，让模式更容易显现。

JESD204B标准远比本文介绍内容复杂许多，若不熟悉如何运作，本文或能提供接口建置部分见解，随着数据转换器速度提升，这项标准必将持续拓展，也增加吞吐量，满足使用这项接口的数据转换器复杂度及控制需求。