串口通信案例FPGA

3.2.1  边沿检测电路设计

（源码下载 技术交流群：544453837）
 有读者会用下面方式来检测rx_uart的下降沿。

 将rx_uart放到ALWAYS语句的敏感列表，而敏感列表里刚好有一个negedge检测下降沿的语句，这样就实现了rx_uart的下降沿检测。不得不说，这是一个聪明的做法。从代码层面来说，这个功能貌似是可以实现的。并且如果是实验工程，好像也能得到正确的结果。然而，在真正的工程实践中，这是不可取的做法。

      读者有没有想过，为什么我们数字电路里都是二进制0和1？也就是低电平为0，高电平为1。有读者觉得这多浪费啊，为啥不搞多几个电平，例如可以低电平为0，1V为1，2V为2，3V为3。这样一根线就可以表示4种状态，也是四进制，效率不是提高了一倍吗？对于一根线来说是这样的，但对于一个系统来说则完成不同。系统要求器件越简单越好，考虑得越少越好，这样才能方便集成和扩展，才能无限地复制。1个四进制的器件，情愿选择2个二进制的器件。另外，越简单的器件，故障的可能性就越低。越简单的器件，越容易优化和发展。例如，二进制器件，我们不断地优化其体积和电压范围，则能不断地发展。则四进制器件，则会收到各个方面的制约，是会受到瓶颈的。这也是为什么数字电路比模块电路快速发展的原因。

      至简设计法也是同样道理。别看我们的规则简单，但就是制定了这么简单的规则，我们的设计角度就从波形设计转到了功能设计。我们的头脑中，不再去想复杂的波形，不再去想着对齐波形时序。我们更关注的是功能，例如计数10下，我们就直接用add_cnt &&cnt==10-1表示。Dout信号在数到10个时就变高，我们就会写出下面代码：

If(add_cnt && cnt==10-1)

   dout <= 1;

      这就是功能设计。

      当然，有读者会疑问，这样不用考虑波形，真能保证波形是正确的吗？其实，这方面已经有明德扬的规范来保证，只要遵守了明德扬的规范，一定能保证正确性。读者可以试着挑些代码，从波形上验证正确性。

      有工程师工作了10年，但却只有2年的工作经验。即使工作10年，也只是旧经验的简单重复，丝毫没有层次的上升。正常的上升道路应该是：一年波形设计（熟练掌握各种接口时序设计），2年功能设计（任何算法和功能，都能简单高效地设计出来），5年FPGA架构设计（能设计出高效的FPGA内部架构，精通模块划分），7年项目设计（ARM、DSP和FPGA之间的功能划分），10年产品设计（客户需求的落地，转化到项目设计）。

 

      时钟和复位，关系到整个FPGA工程的稳定。一般要求时钟精确稳定，抖动要小。FPGA里所有的触发器，都在时钟的节拍下，统一进行翻转。由于时钟周期是固定的，工程师在设计时会考虑电路延时，以便在时钟下次上升沿前计算完毕。只要所有的电路延时，都能够在在下次时钟沿前处理完毕，统一翻转，那么整个系统都是稳定的。但如果一个系统中，时钟过多，拥有不同的时钟周期，那么每个电路延时要求就不尽相同，工程师要考虑的也就越多，系统也就越不稳定。所以，一个工程，时钟越少越好，越简单就越稳定。复位也是同样的道理。所以，我们在设计时，切忌将信号接到敏感列表那里，接到那里的信号，就会被系统认为是时钟或者复位。

 

      检查rx_uart的下降沿，就要用到FPGA里的边沿检测技术。所谓的边沿检测，就是检测输入信号，或者FPGA内部逻辑信号的跳变，即上升沿或者下降沿的检测。这在FPGA电路设计中相当的广泛。其电路图如下。

中间信号，trigger连到触发器的信号输入端D，触发器的输出器连的是tri_ff0。将trigger取反，与tri_ff0相与，就得到信号neg_edge，如果neg_edge=1就表示检测到trigger的下降沿。将tri_ff0取反，与trigger相与，就得到信号pos_edge，如果pos_edge=1，就表示检测到trigger的上升沿。

      我们来讲解这个原理，画出信号的波形图。

 Tri_ff0是触发器的输出，因此tri_ff0的信号与trigger信号相似，只是相差一个时钟周期。我们也可以这样理解：每个时钟上升沿看到的tri_ff0的值，其实就是triffer信号上一个时钟看到的值，也就是tri_ff0是trigger之前的值。

      然后我们在看第3时钟上升沿，此时trigger值为0，而tri_ff0的值为1，即当前trigger的值为0，之前的值为1，这就是下降沿，此时neg_edge为1。当看到neg_edge为1，就表示检测到trigger的下降沿了。

      同样道理，在第7个时钟上升沿，看到trigger值为1，而之前值为0，pos_edge为1，表示检测到trigger的上升沿。

      Verilog实现边沿检测电路的代码。

3.2.2  异步信号同步化

      在讨论边沿检测的波形中，我们把trigger当成理想的同步信号，也就是trigger是满足D触发器的建立和保持时间的，这在同步系统中不是问题。但如果trigger不是理想的同步信号，例如外部按键信号，例如本工程的rx_uart信号。这些信号什么时候变化，完全是随机的。很有可能，在时钟上升沿变化，从而不满足触发器的建立时间和保持时间要求，从而出现亚稳态，导致系统崩溃。详细的原因，可以看D触发器中，亚稳态一节的内容。根据这一节内容的结论，我们需要对进来的信号打两拍（用两个触发器寄存一下），再来使用。

假设输入的信号trigger不是同步信号，那么要将该信号用2个触发器进行寄存，得到tri_ff0和tri_ff1。需要特别注意的是，tri_ff0绝对不要拿来当条件使用，只能使用tri_ff1。我们还需要检测边沿，根据前面所说，再用寄存器寄存，得到tri_ff2。根据tri_ff1和tri_ff2，我们就可以得到边沿检测。当tri_ff1==1且tri_ff2==0时，上升沿的pos_edge有效；当tri_ff1==0且tri_ff2==1时，下降沿的neg_edge有效。

我们总结一下。如果通过打两拍的方式，实现了信号的同步化。我们通过打一拍的方式，实现边沿检测电路。这两者不是一定同时出现的。如果进来的信号是异步信号，那就必须先同步化，然后再做检测。如果进来的信号本身就是同步信号，那就没有必要做同步化了，直接做边沿检测即可。

      回到本工程的设计，我们需要检测rx_uart的下降沿，从而让flag_add变高。同时，我们注意到rx_uart是异步信号（PC 什么时候发送数据就是随机的）。所以需要将rx_uart先同步化，再做下降沿检测。所以先设计如下代码：

 这样，flag_add变1的条件就变成：rx_uart_ff1==0&& rx_uart_ff2==1。

      Flag_add变0的条件，可以完成收完9比特数据就变0，不用再计数了。所以变0条件：end_cnt1。

      综上所述，可以写出flag_add的代码。

设计下data信号，该信号的值来自于图中第2~第9比特的值。第2比特的值赋给data[0]，第3比特的值赋给data[1]，以此类推，第9比特的值赋给data[7]。

由于每一个比特都持续5208个时钟周期，我们必须选定一个时刻，将值赋给data

首先，不能在end_cnt0的时候赋值，如上图的点。因为我们这里的5208个时钟周期是理想、估算的数值，实际上是非常有可能有偏差的。如果我们在end_cnt0的时候取值，就有可能采错。

      最保险的做法是在中间点取值。这样，即使有比较多的偏差，都不会影响到采样的正确性。

综上所述，我们在cnt0数到一半时采到当前rx_uart的值赋给dout，其中第2比特赋给led[0]，第3比特赋给led[1]，以此类推，第9比特赋给led[7]。

      进一步用信号表示，可翻译成：数到add_cnt0 && cnt0==5208/2 -1时，如果cnt1==1，则将rx_uart_ff1赋给led[0]。如果cnt1==2，则将rx_uart_ff1赋给led[1]，以此类推，如果cnt1==8，将rx_uart_ff1赋给led[7]。

      那么直接翻译成代码。

上面代码可优化，简写成如下：

通常我们设计时，首先是想到实现功能，所以会先写出前面代码。在功能实现的前提下，再考虑有没有优化空间，从而写出后面代码。好代码都是一步步优化出来的。

      注意，上面代码，我们采集的是rx_uart_ff1而不是rx_uart信号。这是因为rx_uart是异步信号，我们只能用同步化后的信号，否则会引起亚稳态。所以只能是rx_uart_ff1。

      至此，主体程序已经完成。接下来是将module补充完整。