富士通半导体率先在中国引入28nm SoC设计服务和量产经验

2012年初，富士通半导体宣布交付其为中小型IC设计公司量身定制的55nm创新工艺制程（可兼容65nm IP、性能堪比40nm工艺），一度引发中国IC设计业的震动。而在日前于重庆举办的“中国集成电路设计业2012年会暨重庆集成电路跨越发展高峰论坛”上，富士通半导体又一次带来惊喜，率先将已经量产的成熟28nm先进工艺和设计服务带给中国高端SoC设计业者。

图1：富士通在重庆ICCAD上展示了成熟的28nm和40nm设计服务及国内外实际量产案例，引发专业观众浓厚兴趣。

“55nm创新工艺制程（CS250L和CS250S）推出后中国客户的反馈非常好，这和我们当初推出时的定位策略有关，如55nm transistor不变，65nm IP可以重用等，这使得以前65nm客户可以很容易导入55nm制程。现在已经有2至3家消费类电子的用户在使用了，预计明年初将会有3个Tape out。” 富士通半导体ASIC/COT业务市场部副经理刘哲女士介绍说。

如果说高性价比的55nm创新工艺制程是为了一解处于激烈竞争中的本土中小客户IC设计之“渴”，那么此次富士通半导体带来的成熟已经量产的28nm半导体制造技术则是为帮助中国IC设计业应对高端先进制程SoC设计挑战而生。

高端制程SoC设计的“N只拦路虎”

当半导体制程进入40nm工艺节点以后，成本成为高端SoC设计企业面临的第一只“拦路虎”。如下图2所示为32nm/28nm及22nm/20nm工艺制程投资的各项费用，其中32nm/28nm工艺的收支平衡（Breakeven）为30-40M units，而22nm/20nm工艺的Breakeven更高达60-100M units，这样高的半导体制造成本不只掐住了中小IC业者的喉咙，也成为高端SoC设计厂商的巨大压力。再加上IP方面不菲的投资以及整合验证，财务风险可谓巨大。

图2. 32nm/28nm及22nm/20nm工艺的Breakeven情况。

虽然迈向尺寸更小的工艺节点实现了集成度和性能优势，但是设计和制造的复杂度也相应成倍增加，这成为高端SoC设计企业面临的第二只“拦路虎”。刘哲分析道：“28nm使得一切都变得非常复杂：Double patterning、Layout-dependent effects、New interconnect layers、Difficult design rules、Device variation、New transistors等等。而曾经存在于半导体制造工艺中的诸如成本、产量、上市时间、盈利能力、可预测能力、低功耗（面积）、复杂性等各种问题现在也依然存在，不只存在，当工艺尺寸不断缩小，还会使问题变得更加糟糕。”

此外，不要忘记：Multi-source IP、混合信号和RF、3D-IC方法、系统级封装等这些新的设计方法也会使SoC设计面临更多的挑战。