赛灵思祭新版开发工具 - 抢推先进制程 Xilinx/Altera之战一触即发

　　扩大28nm领先优势　赛灵思祭新版开发工具

　　面对Altera近来携手台积电、英特尔频频发动攻势，赛灵思也不遑多让，已于日前发布新款SoC FPGA设计套件，将以多元IP为主要设计环境，搭配开放运算视觉资料库（OpenCV），强化28纳米以下制程的可编程设计与自动化IP整合功能（图 4），加速整体产品开发时程，进而扩大赛灵思在先进制程上的领先优势。

　　

　　图4 赛灵思新版SoC FPGA设计套件主要功能。　资料来源：赛灵思

　　

　　图5 赛灵思设计方法资深行销总监Tom Feist认为，完善的开发工具对SoC FPGA设计已变得愈来愈重要。

　　赛灵思设计方法资深行销总监Tom Feist（图5）表示，随着FPGA制程微缩至28、20纳米以下先进制程，并朝向高整合度SoC方向发展，不仅将增加异质IP整合的困难度，在 C/C++系统级可编程设计方面也将愈来愈复杂，因而驱动FPGA业者加紧研发更强大的软体设计套件，从而提升基于FPGA设计的系统开发速度，并促进 FPGA顺利往20纳米以下制程迈进。

　　顺应市场发展趋势，赛灵思近期已针对旗下28纳米All Programmable FPGA，发布全新设计套件--Vivado 2013.1版。新一代套件将加快28纳米SoC FPGA内部IP子系统整合速度，同时透过先进可扩展介面（AXI）让安谋国际（ARM）处理器核心、FPGA及其他合作伙伴的IP达成自动化连结，以提高多核心SoC效能、IP重复利用价值与系统级可编程设计可靠度。

　　Feist强调，Vivado内建完整OpenCV资料库，提供各种高画质（HD）影像监控、工业机器视觉、消费性和医疗电子显示器等丰富的视讯处理解决方案，亦可缩短各种应用开发时程并降低系统复杂度；此外，新增的高层次合成（HLS）硬体加速机制则可提高一百倍的FPGA系统验证速度，将带动28纳米 FPGA相关设计在今年下半年衝量，进而帮助赛灵思巩固市占领先地位。

　　不过，Altera近期跨入14纳米FinFET制程，并积极补强高阶电信、网通设备芯片的IP阵容，不断壮大发展声势，已更进一步威胁赛灵思的市场地位。

　　对此，Feist指出，赛灵思在业界主流28纳米制程上已累积丰富生产经验，且异质IP整合技术也优于其他厂商；再加上新版设计套件全面加速28纳米以下制程的All Programmable SoC FPGA开发流程，更将成为该公司的王牌产品，以持续在各个应用领域开疆辟土，有效防堵对手迎头赶上。